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討論串[問題] verilog combinational loop
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#3
Re: [問題] verilog combinational loop
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者Maddulin (what else do u focus?)時間19年前 (2007/04/03 01:44), 編輯資訊
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這和系統初始值無關. 給定的兩個例子, 特別是下面的就是標準的latch行為. cell-based flow, synthesizer 由 STA (static timing analysis). 決定synthesis mapping, optimation的過程. 某個path 存在 tim
#2
Re: [問題] verilog combinational loop
推噓0(0推 0噓 3→)留言3則，0人參與, 最新作者tkhan (腦殘)時間19年前 (2007/04/03 01:16), 編輯資訊
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你自己推導一下，當系統開始的時候。. a和x的值會是多少？... 0,1,x ??. --. ※ 發信站: 批踢踢實業坊(ptt.cc). ◆ From: 219.70.216.56.
#1
[問題] verilog combinational loop
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者DecadentX (失蹤很久的鑰匙)時間19年前 (2007/04/03 00:58), 編輯資訊
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想請教 combinational loop 會產生什麼樣的問題. 我發現合成面積變大. 前輩有沒有發現其他問題??. 學長說是不好的 coding style, 不過還不是很清楚為何不好??. 希望板上前輩解惑~~. Ex.. assign a = (a<b) ? b : a;. assign x
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