Re: [問題] verilog的設計流程...
我覺得～～～如果要省麻煩的話
可以去Xilinx的網站找他的軟體
Xilinx 6.x/7.x/8.1(我記得現在是出到8.1)
然後另外抓他的ModelSim（現在應該有第六版以後的）
試用期好像是六十天吧～～～當然你也可以買下來啦，只是很貴
然後這兩個軟體配合在一起應該就很好用了
可以直接用Xilinx做出testbench的waveform格式
然後直接在上面跑測試
不過～～～如果你真的要走這條路，我建議還是要把ADS, Cadence等系統弄懂吧
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推
02/09 03:14, , 1F
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