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討論串[問題] verilog的設計流程...
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#4
Re: [問題] verilog的設計流程...
推噓2(2推 0噓 7→)留言9則，0人參與, 最新作者andy2000a.時間20年前 (2006/02/11 16:01), 編輯資訊
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國外有 web base eda 但是 連我們自己跑 大電路 都得做到 linux前. 連使用 xterm remote display 當 waveform DATABASE >1G. 很慢. 還有把code 都到網路 也不安全. ==> 在 Jkson.bbs@ptt.cc (要減肥囉^^) 的
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#3
Re: [問題] verilog的設計流程...
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者Jkson (要減肥囉^^)時間20年前 (2006/02/10 10:23), 編輯資訊
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~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~. 因為一般來說 quartus,synplify...etc 這幾個tool的強項在FPGA上面的合成. 所以會被建議拿來當合成用的tool就好. 而在chip上的合成則是 synopsys的dc 為王道. 而至於你要用來跑模擬的t
(還有283個字)
#2
Re: [問題] verilog的設計流程...
推噓1(1推 0噓 0→)留言1則，0人參與, 最新作者deathcustom (電子學是我小老婆)時間20年前 (2006/02/09 02:52), 編輯資訊
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我覺得～～～如果要省麻煩的話. 可以去Xilinx的網站找他的軟體. Xilinx 6.x/7.x/8.1(我記得現在是出到8.1). 然後另外抓他的ModelSim（現在應該有第六版以後的）. 試用期好像是六十天吧～～～當然你也可以買下來啦，只是很貴. 然後這兩個軟體配合在一起應該就很好用了. 可
#1
[問題] verilog的設計流程...
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者mosquito520 (被討厭的蚊子)時間20年前 (2006/02/09 02:42), 編輯資訊
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因為專題的需要.... 在沒有修過硬體描述語言的情況下.... 我買了一本書要自修verilog.... 這本書是儒林出版的Verilog硬體描述語言 數位電路設計實務.... 作者是鄭信源先生.... 照著書上的教學... 我裝這本書提供的試用版程式.... Quickworks.... 才發覺.
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