[問題] verilog的設計流程...

看板Electronics作者 (被討厭的蚊子)時間20年前 (2006/02/09 02:42), 編輯推噓0(0推 0噓 0→)
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因為專題的需要... 在沒有修過硬體描述語言的情況下... 我買了一本書要自修verilog... 這本書是儒林出版的Verilog硬體描述語言 數位電路設計實務... 作者是鄭信源先生... 照著書上的教學.. 我裝這本書提供的試用版程式... Quickworks... 才發覺...它提供的程式跟書上寫的有點出入... 書上寫的模擬程式是SILOS... 不過光碟裡面提供的是Active-HDL... 這個問題搞的我有點頭大... 跑去問同學...同學說他們用的是Max-plus... 我去找Max-plus...抓了Quartus web edition下來用... 結果也是一頭霧水... 想請問一下... 為什麼verilog的設計流程要搞的這麼複雜？ 剛才找到一個網站... 台灣師大的線上學習系統... http://www.icdiy.org 他有線上的verilog系統... 把verilog soruce跟test bench寫進去... 他就會進行功能模擬...然後顯示波型... 為什麼一般的設計流程不能像這個樣子弄得單純一點？ 非要搞的那麼複雜... 更甚者...我還看到有人建議... quartus用來合成...再拿另外一套來做模擬之類的... 可以幫我解答一下嗎？ 感激~ -- ▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁ 國 立 聯 合 大 學 (理工/電資/管理/技術/客家)院所 招生中 National United University ─────────────────────────────────── 首頁 http://www.nuu.edu.tw BBS telnet://uun.twbbs.org -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 220.133.140.180
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