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作者 wildwolf 在 PTT [ Electronics ] 看板的留言(推文), 共96則

限定看板：Electronics

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[問題] EDA cloud Memory 設計

[ Electronics ]23 留言, 推噓總分: +5

作者: paul09253336 - 發表於 2019/04/13 15:59(5年前)

8^F推wildwolf: 因為舊製程的 memory compiler 是只有 Solaris 版本，04/13 21:29

9^F→wildwolf: 所以 CIC EDA cloud linux 機器沒辦法跑。04/13 21:29

10^F推wildwolf: 你要委婉的改問他們，能不能幫你用 CIC 的 SUN 工作站，04/13 21:32

11^F→wildwolf: 產生一個你指定大小的記憶體，然後你就會拿到 .lib 檔，04/13 21:32

12^F→wildwolf: 再自己產生 .db 來用。如果有任何聽不懂我講的地方，不04/13 21:32

13^F→wildwolf: 要寫信來問我。04/13 21:32

[請益] 請問primepower常用的mode

[ Electronics ]11 留言, 推噓總分: +3

作者: jokersosmart - 發表於 2019/04/09 02:32(5年前)

1^F→wildwolf: vector free 就是用 clock rate 和預設的輸入 1/0 機率04/09 08:44

2^F→wildwolf: 來推估功率消耗04/09 08:45

[問題] 在DECODING 01時若非同步如何校正時間一長的誤差?

[ Electronics ]9 留言, 推噓總分: +1

作者: qeagle - 發表於 2019/02/18 23:54(5年前)

6^F推wildwolf: clock and data recovery (CDR) circuit02/19 04:49

7^F→wildwolf: bit rate, modulation, UART, FSK02/19 08:29

8^F→wildwolf: 上面這些關鍵字先大致了解一下，再描述你的問題清楚一些02/19 08:29

[問題] Verilog inout 高阻抗下線合成問題

[ Electronics ]3 留言, 推噓總分: 0

作者: q684351852 - 發表於 2018/12/21 15:19(5年前)

1^F→wildwolf: tri-state buffer 在自動佈局繞線的時候很難處理，12/21 19:49

2^F→wildwolf: 而且你就用兩個port一個輸入，一個輸出就好了，幹嘛合併12/21 19:50

3^F→wildwolf: 如果這是I/O pad，那就選用有 Bidirectional I/O pad12/21 19:51

[問題] xilinx vivado的verilog I/O 問題

[ Electronics ]5 留言, 推噓總分: +1

作者: chinsun - 發表於 2018/12/14 04:15(5年前)

3^F→wildwolf: https://goo.gl/EZbPdR PYNQ 會更簡單喔12/14 15:33

[問題] verilog delay問題

[ Electronics ]3 留言, 推噓總分: 0

作者: Emeth - 發表於 2018/11/07 16:19(5年前)

1^F→wildwolf: 110ns的E變化，要等到 110+40=150ns 的時候，才去看w1和11/07 16:32

2^F→wildwolf: E的值，所以在 150ns 的時候，D的值是 011/07 16:33

[問題] 為什麼spice的L可以亂設

[ Electronics ]17 留言, 推噓總分: +7

作者: joekk - 發表於 2018/10/25 22:23(5年前)

6^F→wildwolf: 原PO一定沒碰過連W都只能設成W*n, n 是正整數的情形10/26 09:45

7^F→wildwolf: 有的時候寬度W也不是那麼自由10/26 09:46

[問題] 需要一些IC佈局初學的建議

[ Electronics ]9 留言, 推噓總分: +4

作者: ray0514 - 發表於 2018/06/29 01:33(6年前)

6^F→wildwolf: 數位是用程式自動化佈局為主，不是學這些。06/30 16:25

[問題] 有關開關型電源MOS的問題請教

[ Electronics ]18 留言, 推噓總分: +5

作者: just206 - 發表於 2018/06/10 23:56(6年前)

14^F→wildwolf: 你要反過來想，Vds不為零時，不就有電流了。06/11 10:46

15^F→wildwolf: 如果開關導通的瞬間，開關兩邊電壓不同，就會有充放電06/11 10:47

16^F→wildwolf: 的動作，讓電流流通過開關。等到開關兩邊電壓相同了，06/11 10:47

17^F→wildwolf: 自然就沒有電流了06/11 10:47

[問題] p-well n-well 大小不一樣合併

[ Electronics ]9 留言, 推噓總分: +1

作者: ardarda - 發表於 2017/11/13 22:43(6年前)

2^F→wildwolf: 這樣做的缺點是，你畫出來的layout跟其他人畫的拼在一起11/15 15:51

3^F→wildwolf: 可能會較容易出現DRC錯誤，所以不能密接擺放，反而浪費11/15 15:53

4^F→wildwolf: 面積11/15 15:53

7^F→wildwolf: layout愛怎麼畫本來只要符合DRC都可以下線啊11/16 13:45

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