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作者 wildwolf 在 PTT [ comm_and_RF ] 看板的留言(推文), 共273則

限定看板：comm_and_RF

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[請益] 奇怪的Timing Violation (TSMC 0.18um)

[ comm_and_RF ]3 留言, 推噓總分: 0

作者: ck881256 - 發表於 2008/03/21 00:39(16年前)

1^F→wildwolf:你的這個訊息不是timing violation 啊140.113.212.9 03/21 11:31

2^F→wildwolf:這個跟UDP寫法有關，不會影響你的結果140.113.212.9 03/21 11:31

[問題] RTL語法問題...

[ comm_and_RF ]8 留言, 推噓總分: +1

作者: theda - 發表於 2008/03/15 01:15(16年前)

1^F→wildwolf:參考這份說明 http://0rz.tw/ca3Mw140.113.212.31 03/15 05:25

2^F→wildwolf:兩者都可合成，如果你是為了要用合成使用140.113.212.31 03/15 05:25

3^F→wildwolf:verilog 的話，描述 combintaional logic140.113.212.31 03/15 05:26

4^F→wildwolf:時使用 = , 描述 sequentail logic 使用140.113.212.31 03/15 05:26

5^F→wildwolf: <=140.113.212.31 03/15 05:27

Re: [問題] 有關CIC的量測問題

[ comm_and_RF ]3 留言, 推噓總分: 0

作者: baoerking - 發表於 2008/03/10 10:50(16年前)

1^F→wildwolf:我前一篇指的是另外一台機器140.113.212.9 03/10 12:55

2^F→wildwolf:我以為你是要用93000140.113.212.9 03/10 12:58

[問題] layout時電阻要怎麼複製存到別的機器？

[ comm_and_RF ]10 留言, 推噓總分: +1

作者: t10192001 - 發表於 2008/03/06 02:24(16年前)

9^F→wildwolf:推樓上, 你的 display level 設定不同140.113.212.31 03/07 05:38

[問題] 有關verilog在做gate-level simulation的問題

[ comm_and_RF ]24 留言, 推噓總分: 0

作者: ck881256 - 發表於 2008/02/20 18:06(16年前)

1^F→wildwolf:去改.v檔，把SDF的condition delay 寫進140.113.212.9 02/21 15:51

2^F→wildwolf:去，只是得要改數百的cell，這也是 CIC140.113.212.9 02/21 15:52

3^F→wildwolf:不改的原因。或者是寫出 1.0 的 SDF140.113.212.9 02/21 15:53

4^F→wildwolf:直接捨棄 condition delay 不用140.113.212.9 02/21 15:53

5^F→wildwolf:另外你問到有啥影響，基本上就是代表這個140.113.212.9 02/21 15:54

6^F→wildwolf:delay沒有正確的 annotate 到 simulation140.113.212.9 02/21 15:54

7^F→wildwolf:所以你看到的 cell delay 就是 .v 裡面寫140.113.212.9 02/21 15:55

8^F→wildwolf:的數值 (一般是 1.0ns)140.113.212.9 02/21 15:56

13^F→wildwolf:0.18um的design用 1.0 SDF 去跑就可以了140.113.212.9 02/22 10:41

14^F→wildwolf:第三種方法就是使用 cell characterize140.113.212.9 02/22 10:41

15^F→wildwolf:重建所有cell的 .lib 和 .v，就ok 了140.113.212.9 02/22 10:42

16^F→wildwolf:不過不是一般的學生玩得起的....140.113.212.9 02/22 10:43

17^F→wildwolf:第四種方法則是改用 bgx_shell, 然後140.113.212.9 02/22 10:44

18^F→wildwolf:write_sdf 時加上 -edges check_edge140.113.212.9 02/22 10:44

19^F→wildwolf:其實我覺得你 APR 的時候 STA 可以通過140.113.212.9 02/22 10:46

20^F→wildwolf:比較重要, cond. delay 除非嚴重影響到140.113.212.9 02/22 10:47

21^F→wildwolf:gate-level simulation,不然不用花太多心140.113.212.9 02/22 10:48

22^F→wildwolf:思。而且會出這個問題的原因是因為 .18140.113.212.9 02/22 10:48

23^F→wildwolf:的 library 沒人要 maintain 了...等你改140.113.212.9 02/22 10:50

24^F→wildwolf:用新的 .13 90nm library 都沒這個問題了140.113.212.9 02/22 10:51

Re: [問題] HFSS與作業系統

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作者: yyuto - 發表於 2008/02/01 15:27(16年前)

1^F→wildwolf:64bit電腦可以灌32bit作業系統啊140.113.212.9 02/01 15:31

2^F→wildwolf:弄個多重開機就好了140.113.212.9 02/01 15:31

[問題] 什麼樣的系統...

[ comm_and_RF ]4 留言, 推噓總分: +1

作者: d8961332 - 發表於 2008/01/29 18:15(16年前)

2^F→wildwolf:有在做 Antenna Diversity 的140.113.212.9 01/30 11:34

Re: [問題] 哪裡可以參考 bpsk-> awgn using matla …

[ comm_and_RF ]4 留言, 推噓總分: +1

作者: theater - 發表於 2008/01/17 05:34(16年前)

1^F→wildwolf:http://140.113.144.115140.113.212.31 01/17 07:10

2^F→wildwolf:我只是在介紹某實驗室的網頁在哪喔140.113.212.31 01/17 07:11

[問題] 有關antenna的IEEE論文

[ comm_and_RF ]3 留言, 推噓總分: 0

作者: tiffanytom - 發表於 2008/01/16 18:54(16年前)

1^F→wildwolf:http://www.ict.csiro.au/aps/howto.htm140.113.212.31 01/17 06:46

2^F→wildwolf:我沒投過這本，不過IEEE Explore 是連到140.113.212.31 01/17 06:49

3^F→wildwolf:上面的網址。140.113.212.31 01/17 06:50

[問題] 關於 RF電路的問題

[ comm_and_RF ]2 留言, 推噓總分: 0

作者: CocoGrisp - 發表於 2008/01/13 00:28(16年前)

1^F→wildwolf:會不會是過濾 interference ?140.113.212.31 01/14 05:47

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