[問題] RTL語法問題...

看板comm_and_RF作者 (無限)時間18年前 (2008/03/15 01:15), 編輯推噓1(1推 0噓 7→)
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我是verilog的新手.... 我想請問一個基本的問題，在verilog中 a=b; 與 a<=b;兩者的差異在哪裡? 我只知道一個是non-blocking一個是blocking 好像跟是不是同時執行有關.... 想知道能不能有詳細依點的解釋，另外這兩種都可以合成嗎? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 211.74.81.41
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03/15 05:25, , 1F
參考這份說明 http://0rz.tw/ca3Mw
03/15 05:25, 1F
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03/15 05:25, , 2F
兩者都可合成，如果你是為了要用合成使用
03/15 05:25, 2F
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03/15 05:26, , 3F
verilog 的話，描述 combintaional logic
03/15 05:26, 3F
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03/15 05:26, , 4F
時使用 = , 描述 sequentail logic 使用
03/15 05:26, 4F
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03/15 05:27, , 5F
<=
03/15 05:27, 5F
推
03/15 16:57, , 6F
推
03/15 16:57, 6F
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03/17 02:26, , 7F
都可以合..
03/17 02:26, 7F
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03/17 02:27, , 8F
只是用錯 合出來的東西可能不是你想要的
03/17 02:27, 8F
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文章代碼(AID): #17shB4Sx (comm_and_RF)
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