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作者 ericute 在 PTT [ Electronics ] 看板的留言(推文), 共14則
限定看板:Electronics
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[問題] 以下verilog是否要synchronize?
[ Electronics ]30 留言, 推噓總分: +8
作者: kuoll - 發表於 2017/10/20 18:04(6年前)
10Fericute: 請問原po與b大,如果enable第一T抓到unknown,state不就10/21 09:19
11Fericute: 會錯了嗎?為什麼還能確認是在00這個state呢,謝謝10/21 09:19
12Fericute: 我想法是跟condition有無成立應該沒關係,可能還是有機10/21 09:22
13Fericute: 會fail10/21 09:22
18Fericute: 謝謝b大,了解沒注意到enable一開始會很長一段0。題外,10/21 11:47
19Fericute: 若enable在一段0後,接著不是long pusle的話,是否就不10/21 11:47
20Fericute: 適用原po說的第二種情形呢,還是得syn過,感謝10/21 11:47
[請益] verilog條件運算子問題請教
[ Electronics ]54 留言, 推噓總分: +16
作者: e1090128 - 發表於 2017/10/11 16:03(6年前)
40Fericute: 問題應該是你沒寫出來的地方,其他部分補上來看看10/12 23:27
41Fericute: 加油10/12 23:28
[問題] verilog疑問
[ Electronics ]28 留言, 推噓總分: +10
作者: cscin218 - 發表於 2017/10/06 15:13(6年前)
4Fericute: 第一段可能是combinational loop導致失敗吧,請問lattic10/06 23:46
5Fericute: e的模擬是算真實電路模擬嗎,還是純rtl sim10/06 23:46
[請益]使用 Verilog寫算平均的電路問題請教
[ Electronics ]16 留言, 推噓總分: +4
作者: e1090128 - 發表於 2017/09/29 16:05(6年前)
2Fericute: counter沒reset值?09/29 19:02
6Fericute: 這樣就是沒初始值10/02 21:36
Re: [問題] ic設計流程 前段、後段、Floorplanning
[ Electronics ]6 留言, 推噓總分: +4
作者: cpt - 發表於 2007/02/19 09:12(17年前)
6Fericute: 好文 推推02/11 19:49
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