作者查詢 / bakerly
作者 bakerly 在 PTT [ Electronics ] 看板的留言(推文), 共248則
限定看板:Electronics
看板排序:
3F→:你的data_t在宣告前就先用了..compile error 看一下吧.05/13 21:53
4F→:還有...你CCC裡的寫法是可以的...05/13 21:54
7F→:我也覺得是除到太慢了,要不要全拉出來看看啊..04/23 21:22
1F→:你的DESIGN燒在CPLD裡面不會隨著POWEROFF而不見,下次重新04/15 22:32
2F→:上面後不用重燒就可以繼續驗證。如果你的DESIGN還一直在改04/15 22:33
3F→:時會直接燒SOF到FPGA上去,當你的DESIGN作得差不多後通常04/15 22:34
4F→:常會燒POF到CPLD上去,這樣就不用每次都重燒了。04/15 22:35
17F→:我想問個問題,你的答案是在第幾個T得到的?還有個建議04/10 00:16
18F→:寫RTL每個訊號幾個BIT最好清清楚楚,你的IF裡的判斷式寫這04/10 00:18
19F→:樣不清不楚,全看simulator的臉色,很容易死的不明不白的04/10 00:19
4F→:LED加限流電阻01/20 15:39
2F→:後面的只是批號,不一樣不會怎樣,無法燒錄..可能是壞了吧12/23 08:52
5F→:沒有web和clk只能用猜的...我猜是web的時點錯了..12/11 09:10
7F→:我是指wdb起來的cycle不對...不是指timing...12/11 12:50
1F→:檢查你的clock, 如果你的clock是組合邏輯直接接過來,十之12/07 08:46
2F→:八九有zero length的pulse藏在裡面12/07 08:49
3F→:打正電會電流從靜電槍經過ic流到地,打負電則反過來,電流11/30 09:00
4F→:流經ic可能產生高壓或高熱把divice擊穿或燒斷造成短路或開11/30 09:01
5F→:路,然你的ic就跟你說byebye了11/30 09:02
7F→:所以是從機殼流出來,不管是流入流出..有電流在流就可以了12/04 13:08
2F→:靜電有兩種,身上帶正電荷就是高電位,帶負電荷就是低電位11/24 09:08