[問題] Quartus_verilog 為什麼輸出的波型是錯的

看板Electronics作者psw (ICK)時間16年前 (2010/04/09 20:00)推噓9(9推 0噓 18→)

留言27則, 8人參與討論串1/2 (看更多)

各位大哥可不可以幫小弟看一下這個程式碼,為什麼出輸波型是錯的? 小弟我找了好久也找不出來..XD 這程式的義意是我要算1- (2*|x-a|/b) 但這不可能在verilog上run所以全乘512 得512-(1024*|x-a|/b) ^^^^^^^^^^^^^^^^^^^^^^^^ 這程式主要是要算這個 ^^ 幫小弟解答出來的二百P幣 ^^ <(_ _)> ---- 這個 input的 a是亂數 b是亂數的2的次方數 x是亂數而在輸出時的m是錯的 out_bi也是錯的 ps. out_bi是取b的次方數 ex: input ==> a=19,b=16,x=21時; out ==> out_bi=3,m=0; (錯誤了) 應該====> out_bi=4,m=320;(正確的) ------------- //以下為程式碼; module modtest( input clock, input [4:0] x, input [4:0] a,b, output [12:0] m, output out_f_1,out_f_2,out_f_3,out_f_4 ); reg [12:0] x_1; reg out_1,out_2,out_3,out_4; reg nop; reg [4:0] bi; reg [31:0] abslution_xa; always@(posedge clock) begin integer i; for(i=0;i<5 ;i=i+1) begin if(b[i]==1) begin bi=i; end else begin nop=nop+1; end end if((x-a)>=0) begin abslution_xa=x-a; if((((abslution_xa<<4'b1010))>>bi)>=9'b100000000) begin x_1=0; out_1=1; out_2=0; out_3=0; out_4=0; end else begin x_1=9'b100000000-(((abslution_xa<<4'b1010))>>bi); out_1=0; out_2=1; out_3=0; out_4=0; end //multi=2^9 end else begin abslution_xa=a-x; if(((((abslution_xa)<<4'b1010))>>bi)>=9'b100000000) begin x_1=0; out_1=0; out_2=0; out_3=1; out_4=0; end else begin x_1=9'b100000000-((((abslution_xa)<<4'b1010))>>bi); out_1=0; out_2=0; out_3=0; out_4=1; end end end assign m=x_1; assign out_f_1=out_1; assign out_f_2=out_2; assign out_f_3=out_3; assign out_f_4=out_4; endmodule -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.116.216.71 ※ 編輯: psw 來自: 140.116.216.71 (04/09 20:04) ※ 編輯: psw 來自: 140.116.216.71 (04/09 20:05)

推

luckyBF

04/09 20:47, , 1^F

04/09 20:47, 1^F

→

luckyBF

04/09 20:48, , 2^F

04/09 20:48, 2^F

因為有if 要配上一個else 但else不知道要算什麼,就用nop

→

luckyBF

04/09 20:48, , 3^F