[問題] 請問verilog top module的問題

看板Electronics作者 (d)時間9年前 (2014/11/15 22:49), 9年前編輯推噓1(1推 0噓 0→)
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大家好 我用Quartus II 畫了一個兩個altpll的除頻電路(分別在兩個不同的project) 完成之後電腦幫我存成兩個.bdf檔 然後我用verilog寫一個top module 呼叫這兩個除頻電路 但似乎行不通....是不是top module只能呼叫.v檔? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.118.181.41 ※ 文章網址: http://www.ptt.cc/bbs/Electronics/M.1416062953.A.906.html ※ 編輯: di7101483 (140.118.181.41), 11/15/2014 23:34:46
推
11/17 10:53, , 1F
我記得你應該需要再top module的project載入.bdf
11/17 10:53, 1F
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