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作者 ViewMoon 在 PTT 全部看板的留言(推文), 共2451則
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6F推:曾天德, 鍾箴禮 (is鍾永祥兒子)08/30 12:37
2F→::pwd 看在那, :cd 改08/27 08:18
1F推:sunburst 上的 paper 是好物,在我初學時獲益良多深受啟發08/24 20:48
2F→:q <= d 最好寫成 q <= #1 d; 一是為了 waveform 易 check08/24 20:50
3F→:另外它也反映 gate level simulation 時, clock edge 的08/24 20:51
4F→:相位超前 q transition point 的事實08/24 20:52
5F→:還有一個原因是, 我遇過加或不加 #1, 導致 simulation08/24 20:53
6F→:result 不同, 原因可能是 dff0/dff1 clock 不同, 但這兩08/24 20:55
7F→:個 clock 是同一 clock group, 加 #1 比較不會遇到08/24 20:56
8F→:simulator 牌子不同而不同的結果08/24 20:57
1F推:3-to-1MUX意思是對的,實務作法沒有規定,只要能被test08/21 13:24
2F→:procedure描述就好,可以看http://ppt.cc/wjp6 的fig.408/21 13:24
3F→:又fast ATE clock 的作法在實務上"很貴",所以一般是用08/21 13:30
4F→:chip 自振PLL clock, 或PLL clock再除頻也行08/21 13:31
20F→:不同chain可以有相同DFT clk,也可以同一chain混不同DFT08/20 23:11
21F→:clk,但要用 lockup latch之類的方式解決潛在的skew問題08/20 23:13
22F→:at-speed在capture時是用normal clock,此時並不限制08/20 23:14
23F→:normal clk 需為PLL,是generated clock 也不是不能作08/20 23:15
24F→:fixing clock 指的是讓它可 controllable08/20 23:17
25F→:以zxvc例子,10時,讓除頻clock能在capture_en時送出08/20 23:20
26F→:test procedure 能辨認的 clock pulse 即 可08/20 23:21
27F→:BTW,當clock tree fanouts 越大, generated clock 比起08/20 23:23
28F→:gated clock 會顯得缺點較多,又當chip要作ATPG的話08/20 23:24
29F→:ripple counter的好處都不存在了,反而顯得麻煩08/20 23:25
30F→:沒事不要用 ripple counter,除非不作ATPG08/20 23:26
31F→:也不作FPGA08/20 23:26
34F→:gating clock可以選擇在 clock tree 靠近 source 端作08/21 13:26
35F→:或靠近FF作(ICG),但generated clock只能選靠近source08/21 13:27
36F→:另外是因為generated clock FF/CK 不是 sink pin08/21 13:28
37F→:當fanout 太大造成latency很大時,APR有時怪怪的08/21 13:29
38F→:說真的,若是single phase design,generated clock 都可以08/21 13:32
39F→:簡單用 gated clock 取代, double phase design 也行08/21 13:33
40F→:只是麻煩多了,不然 FPGA 怎麼作...還好 synplify pro08/21 13:34
41F→:新版都有 support 這類轉換08/21 13:35
43F→:timing 無法滿足,有點像是APR放棄那個CTS了08/21 15:08
48F→:和 source clock / generated clock 有關, 和 source08/21 16:01
49F→:是否為 PLL 無關08/21 16:02
50F→:skew 部分, 可以去看 ICG 的好處, 大概就可以知道不用08/21 16:03
51F→:ICG 的壞處了, 不過我覺得 fanout F/F 若只有兩三千個的08/21 16:04
52F→:話, 應還不致於要使用到 ICG08/21 16:04
53F→:PLL作除頻器如前面我推文說的,指的應不是IC08/21 16:36
54F→:generated clock 若要和 source clock 同一 clock group08/21 16:36
55F→:應是確認它在同一 global clock, FPGA 用 PLL 作除頻08/21 16:37
56F→:也是可以,但請考量FPGA上的PLL是有限的,我覺得會有這種08/21 16:38
57F→:說法應是未正確設定成同一 clock group, 導致 FPGA 有08/21 16:39
58F→:skew 問題, 又找不出原因, 最後發現用PLL除頻解決了skew08/21 16:40
59F→:問題,才會有除頻用PLL比FF好的說法08/21 16:40
60F→:至於IC上,若2^N除頻明明用幾個FF就兜得出來的東西08/21 16:41
61F→:就不會想要用PLL去除頻了,因為,PLL cost也很高,power也高08/21 16:42
28F推:"最好用PLL來作除頻器"應是指FPGA而言吧,FPGA用DFF除頻08/18 21:59
29F→:也可以,但要確定有被compiler轉成gated clock形式08/18 22:00
30F→:另,FPGA不要用ripple counter,IC若要作ATPG,也不適ripple08/18 22:01
3F推:FF/Q 若作為 generated clock, 最好避免再有 path 到其它08/19 00:34
4F→:FF 的 D pin, 所以可能有兩個 FF, 它們的 D 都接同樣來源08/19 00:35
5F→:但一顆的 Q 是接到其它 FF/D, 一顆的Q 是接到其它 FF/CK08/19 00:36
2F推:打開工作管理員, 把 PPStream.exe process 砍掉03/05 22:24
3F推:然後我的情況就好了03/05 22:47
1F→:2F07/26 22:05