Re: [技術] 記憶體頻寬公式
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: 可以在硬體板po這種文章嗎?如果不行，煩請版主通知我刪文，謝謝。
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: 在網路上看到，記憶體頻寬公式為：
: 記憶體頻寬(MB) = 前端匯流排頻率(MHz)×匯流排寬度(bits)×每時脈週期資料段數量/8
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: 想請問：1.為什麼公式裡會是前端匯流排呢?
: 2.又什麼是每時脈週期資料段數量呢?
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這是一個不太精確的公式，只用用在某些例子上
我想問題改成這樣問，處理器跟你的主記憶體間的頻寬是多少？
假如記憶體控制器在處理器上，他直接與主記憶體相連的通道頻寬就是你要的答案
目前AMD的Athlon/Phenom/Llano處理器，Intel新的i3/i5等等，都採用這樣的設計
如果記憶體控制器在北橋上面，表示處理器必須透過北橋存取記憶體
這時候就變成得討論兩個匯流排
處理器跟北橋相連的系統匯流排A side，還有北橋跟記憶體相連的B side
不考慮buffer的作用，A跟B之間較小者才會是處理器真正能得到的記憶體頻寬
至於你說的前端匯流排應該是指A或者B，或者比較接近A跟B的組合
我很難去斷定，因為前端就是處理器跟主記憶體連結端（後端是指L2快取）
所以也許A+B的組合是比較能精確描繪出前端匯流排的意義吧
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: ◆ From: 219.69.55.129
: ※ ODEs:轉錄至看板 ask 07/16 16:16
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: ◆ From: 219.69.55.129
: ※ 編輯: ODEs 來自: 219.69.55.129 (07/16 21:48)
: 推 CloudJ:其實是作業吧 前端匯流排這答案已經不適用於現在情況了 07/16 23:30
: → ODEs:什麼作業? 不懂@@ 07/17 00:12
: → maniaque:1.Intel 的 FSB(Front Side Bus),前端匯流排 07/17 00:17
: → maniaque:2.一個時脈是幾筆資料,如DDR 就是2筆,I社是用 QDR(4筆) 07/17 00:17
: → ODEs:我知道是前端匯流排 但是想問為什麼會是前端匯流排 07/17 00:22
: → ODEs:I社是什麼@@ 07/17 00:32
: → calfcycu:intel 07/17 01:08
: → maniaque:為什麼是"前端匯流排"?? 還好沒問 "為什麼主機有公車跑" 07/17 03:28
: 推 crc2121:前置匯流排...FSB 07/17 14:33
: → ODEs:to maniaque:有必要這樣子嗎? 07/17 15:05
: → ODEs:不過還是謝謝你的回答 07/17 15:21
: → ODEs:請問前端匯流排是連接CPU和記憶體的通道嗎? 07/17 19:53
: → maniaque:只能說:請先上網爬"一百篇"的現有文章.... 07/18 00:10
: → maniaque:有關介紹 FSB 跟晶片組與 CPU 連接概念的文章 07/18 00:10
: → maniaque:唸完那一百篇後,您就知道為何會被酸..... 07/18 00:11
: → ODEs:爬文過後，有一篇文有說: 07/18 15:26
: → ODEs:FSB為CPU存取北橋的頻寬(由於記憶體控制器多在北橋內，也代 07/18 15:30
: → ODEs:表著存取記憶體的頻寬) 請問是這樣嗎? 07/18 15:33
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◆ From: 210.64.156.143
推
07/20 14:43, , 1F
07/20 14:43, 1F
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