Re: [請益] Dram跟logical ICs差別在哪?已刪文

看板Tech_Job作者 (TY)時間5年前 (2019/01/07 10:39), 5年前編輯推噓24(25推 1噓 16→)
留言42則, 28人參與, 5年前最新討論串4/6 (看更多)
※ 引述《jfsu (水精靈)》之銘言： : ※ 引述《MSE2005 (混吃等老死)》之銘言： : : 今天跟友人聊到這話題, 突然有點腦袋當機的fu, : : 講到Dram, logic IC, 大家都可以馬上反應出是哪些公司在做, : : 哪些是該領域技術領先者, : : 但是仔細想想, 對工程師而言, 不管你是在TSMC或是在美光, : : 一樣式做黃光, 蝕刻, 電鍍..... : : 那兩者差別在哪? : : 我可以這樣說嗎? : : 同樣是木工跟水電, 上面設計師不一樣(dram, logic), : : 所以有些去蓋巨蛋, 有些去蓋高鐵, 有些去蓋豪宅, : : 雖然都是水電木工, 但是後來分化的強項就不一樣 : : 還是說, dram比較像是專門生產系統櫃的公司, : : 然後logic比較像是統包監工(室內設計師)要把不同的家具系統櫃最美化 : : dram一樣有線寬競爭 (雖然該線寬的定義跟logic不同) : : TSMC一樣有接dram的單....所以表示TSMC要發展dram也不是不可能, : : 那麼, 台灣會輸掉dram的原因是什麼? : 原文的推文中，其實多少有提到兩者的差異性。 : 這樣說好了，DRAM或是其他所謂的記憶體製程，所注重的是〔前段製程〕， : 即重視元件的製作。邏輯IC所注重的是〔後段製程〕，也就是金屬連接線之間的處理 : 例如，使用銅製程或是Low-K的材料減少RC delay，或是使用High-K/Metal-K來減少 : 電晶體閘極漏電流或是加快切換速度。 : 台灣的記憶體公司並不會將太多的人力投注於後段部份，畢竟，記憶體產品的重點是在 : 記憶元件(或是稱為記憶細胞(cell)，如同大家所熟知DRAM的1T+1C的架構。公司會研究 : 你要用溝渠式(trench)或是堆疊式(stack)去長出好的電容，畢竟，這是DRAM cell的 : 精華所在，如果連cell都長不好，遑論其他的部份。至於DRAM cell以外的周邊電路 : 只要可以正常操作就已足夠，因為公司也沒太多錢讓你去燒...。 呵，小弟剛好略懂略懂 這個問題大概每隔一陣子就會人問 然後就不了了之 我剛出來混的時候也有過相同的疑問，跑去問在邏輯廠工作15年經驗的學長 只得到一個很簡單的答案 : 因為dram layout簡單啊，所以台灣才被打趴 那既然這樣，為什麼5毛沒有打趴韓狗人??? 拿這兩個製程來相比，硬要說誰比較難，其實很像在問岳飛打張飛 這個問題要從電腦的架構開始說起，電腦的架構是馮紐曼設計與實現的 CPU+Dram+硬碟 是這個架構的最根本 彼此無法互相取代彼此的功能 CPU就像工人 Dram是工人的工作台 硬碟是工人的抽屜或倉庫 當一個指令來的時候，工人負責運算，運算期間的半成品或結果需要暫時放在工作台上 當完成後的成品則是會送到硬碟存起來 所以前面有人說 nand flash可以取代dram，只能說那是不可能的事 因為你可能沒搞清楚什麼是flash nand flash的功能是硬碟的功能 有人說dram重前段，邏輯重後段，這個話其實不對，dram幾家大廠早就引進銅製程了 真的要來比low k材料，邏輯可能還輸dram(三星有一篇用air gap專利來當low k，好啦， 其實美光海力士都有) 所有的介電常數應該沒有比空氣更低了吧 我只能說各有千秋，這樣比意義不大 : 這些製程考量的差義，自然而然就會反應在電路設計上。 這個你說反了，其實是因為功能性不同，所以電路設計就會不同，導致製程上有差異 因為功能不一樣(一個是工人，一個是工作台)，所以電路設計上邏輯不需要電容，少了一 個電容結構，製程上就完全不一樣，就像flash多一個浮動閘極，製程上也完全不一樣 : (一個使用全新的製程所設計的記憶體產品從design start到Tapeout可能需要8~12個月 沒有喔，一個dram世代開發至少要2年 : 相對而言，邏輯產品可能就短的多了) : 再者，你也提到一個差異點，好比我們稱這是XX奈米的製程，這些數字: : 對邏輯產品而言，指的是電路佈局上的閘極寬度(gate length) 呃，其實對一半，xx奈米製程還要考慮電路中相鄰兩條線最短的距離(俗稱: weak point) 所以不完全是指閘極的寬 : 對DRAM產品而言，指的是二分之一的pitch (spacing + width) 不是哦，dram的xx奈米指的是cell內電容的面積或是閘極的寬度 因為只有cell越小，能存的數據多工作台才會越大 : 對Flash產品而言，指的是相鄰兩個浮動閘極(floating gate)的距離 好像也不太對。。。Nand flash的xx奈米就是閘極寬 : 這些都是不同的意義。(搞不好，有些人都分不清上述的區別！) 簡單來說，xx奈米都是指在該製程上線寬的極限，只是這個極限值有可能是在閘極寬 or 電路 or cell 上 不見得都是指電晶體就是了 : 另外，台積當然可以搞個DRAM製程。別說是DRAM, Flash/PCM/ReRAM也都沒問題，畢竟 : 這些記憶體產品都是相容於CMOS製程，差在於多幾層光罩而已。(當然啦，多這幾層光 罩 我只能說概念對了，但是不是只有差在光罩而已 你叫台積立馬做一個像三星這樣只有面積16奈米但是高度要1.2um的結構出來 你在邏輯理面是不可能看到這種結構 如果那麼簡單，5毛應該早就超英幹美幹韓了 : 就能搞得你不要不要的~~) : 只是，這要花多少錢？畢竟公司是以賺錢為目的，記憶體市場的代工利潤是不是夠好？ : 產能利用率高不高？市場在哪邊?....等等許多因素要考慮。韓國，如三星，幾乎是 : 傾盡國力去support這家公司，光是研發費用可能就遠遠超過台灣所有DRAM廠的某N季 : 的總營收... : 台灣DRAM廠多半只能尋求歐美日的結盟，簽簽技轉，空個產能出來...畢竟現在 : 要趕上世代的落差已是不可能的事...。 我只能說，你想的太簡單了，邏輯可以客製化，dram當然也可以 南華亞也都有客製化的商品 客製化不見得是要最新的技術 總而言之，台灣dram廠會挫敗原因不是因為dram製程簡單，而是因為一開始走的路線就錯 了，沒有自主開發(慣老闆只想賺快錢，才會被三爽打趴) 後面就只好賺辛苦錢，賺來的錢又拿去買專利，如果對手削價，整個就爆炸了 (其實三爽的七傷拳自己也是傷很重，只有消費者真的賺到) 邏輯廠一開始就是自主開發，所以才會造就gg帝國 如果邏輯廠一開始也是靠買專利，搞不好死的比dram還快 因為邏輯廠沒單就是死路一條，dram廠還可以作起來放著等價碼好再賣(銀根夠厚的話， 所以有富爸爸的南亞還活著) 以上如果有錯，歡迎高手指正 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.14.162.8 ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1546828775.A.BB7.html
推
01/07 10:45, 5年前 , 1F
感謝回覆, 這串討論串真刺激
01/07 10:45, 1F
推
01/07 10:51, 5年前 , 2F
這篇不錯
01/07 10:51, 2F
推
01/07 11:13, 5年前 , 3F
當初GG銅製程選擇自行研發是重要的分水嶺同時期的U選
01/07 11:13, 3F
→
01/07 11:13, 5年前 , 4F
擇IBM授權技術 即便後來有自行研發的技術也只能固守28
01/07 11:13, 4F
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01/07 11:13, 5年前 , 5F
nm 先進製程根本沒錢玩 也玩不起 再看看最近Dram風波.
01/07 11:13, 5F
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01/07 11:13, 5年前 , 6F
..如果當初政府沒擋讓相關技術外流到中國可能更慘
01/07 11:13, 6F
推
01/07 11:16, 5年前 , 7F
推
01/07 11:16, 7F
推
01/07 11:21, 5年前 , 8F
有看有推 謝謝
01/07 11:21, 8F
推
01/07 11:27, 5年前 , 9F
正確 巷子內的 南亞科靠著台塑四寶硬撐過來的
01/07 11:27, 9F
推
01/07 11:56, 5年前 , 10F
華邦其實也是差不多
01/07 11:56, 10F
推
01/07 12:01, 5年前 , 11F
NAND當DRAM用 > NVDIMM
01/07 12:01, 11F
推
01/07 12:02, 5年前 , 12F
感謝，長知識
01/07 12:02, 12F
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01/07 12:05, 5年前 , 13F
Nand flash的xx奈米就是閘極寬 <--你指的是CG還是FG?
01/07 12:05, 13F
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01/07 12:07, 5年前 , 14F
還是periphery gate的length?
01/07 12:07, 14F
→
01/07 12:08, 5年前 , 15F
有些DRAM廠商在製程節點上的定義是不太一樣，但Flash我為是
01/07 12:08, 15F
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01/07 12:09, 5年前 , 16F
相鄰兩個FG的距離。
01/07 12:09, 16F
推
01/07 12:13, 5年前 , 17F
01/07 12:13, 17F
總之~就是曝光的極限 只是這個極限有可能出現在FG之間的距離 或是 閘極寬度上 你講的都沒錯 ※ 編輯: sendtony6 (59.120.236.138), 01/07/2019 12:19:55
推
01/07 12:25, 5年前 , 18F
發文了 給推
01/07 12:25, 18F
推
01/07 12:30, 5年前 , 19F
推，難得有用的知識討論題
01/07 12:30, 19F
噓
01/07 12:31, 5年前 , 20F
華邦TE部門跟TD部門互相討論有點猛
01/07 12:31, 20F
啥鬼...我又不是華邦的 做Dram的還有美光南華亞 flash有力晶旺宏 而且這些都是基本知識. ※ 編輯: sendtony6 (59.120.236.138), 01/07/2019 12:34:33
推
01/07 12:37, 5年前 , 21F
好奇那WINBOND怎麼撐住的(?
01/07 12:37, 21F
網路查一下華邦的資料不難發現，華邦也是靠焦師傅集團(華新科+鋼纜)+2009 80幾億買 下奇夢達的專利權才活過來 所以重點是專利所有權+客制化，台積也是如此 ※ 編輯: sendtony6 (101.14.162.8), 01/07/2019 13:22:06
推
01/07 16:03, 5年前 , 22F
這篇有專業 看不懂只能推了
01/07 16:03, 22F
推
01/07 17:06, 5年前 , 23F
推
01/07 17:06, 23F
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01/07 17:51, 5年前 , 24F
我也覺得你的dram/nand 的定義跟我理解不同，我跟水精靈的看
01/07 17:51, 24F
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01/07 17:51, 5年前 , 25F
法一樣
01/07 17:51, 25F
推
01/07 18:00, 5年前 , 26F
有看有推
01/07 18:00, 26F
推
01/07 19:01, 5年前 , 27F
大推這串討論列
01/07 19:01, 27F
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01/07 19:36, 5年前 , 28F
? Logic BEoL 7-11層，DRAM 2-3層..跟我說memory很早進銅
01/07 19:36, 28F
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01/07 19:36, 5年前 , 29F
製程？
01/07 19:36, 29F
呵呵，銅製程又不是看你幾道layer來決定要不要用，相同的產品是技術差才會越多層 你這樣講就外行了 而且邏輯後段有的是用2P2E才會那麼多層，兩個不同的東西這樣比意義不大
推
01/07 19:43, 5年前 , 30F
推
01/07 19:43, 30F
推
01/07 22:40, 5年前 , 31F
我覺得你應該是DRAM背景 你的用語都不是做logic常用的
01/07 22:40, 31F
我待過gg哦。。。呵呵
→
01/07 22:41, 5年前 , 32F
因為做logic最常講的就是gate length (poly pitch)
01/07 22:41, 32F
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01/07 22:42, 5年前 , 33F
或是直接說fin pitch 很少人拿STI出來講
01/07 22:42, 33F
推
01/07 22:49, 5年前 , 34F
知識文 推!
01/07 22:49, 34F
推
01/07 23:06, 5年前 , 35F
優質文章推
01/07 23:06, 35F
推
01/07 23:38, 5年前 , 36F
邦邦果然猛
01/07 23:38, 36F
推
01/08 02:05, 5年前 , 37F
邏輯製程線寬指的就是POLY gate length on active are
01/08 02:05, 37F
→
01/08 02:05, 5年前 , 38F
a 為何會跟STI有關?
01/08 02:05, 38F
推
01/08 07:09, 5年前 , 39F
講的挺好的，蠻厲害的，但是有跟上面的同樣的疑問: 跟S
01/08 07:09, 39F
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01/08 07:09, 5年前 , 40F
TI沒什麼關吧？？可能這部分有搞錯我覺得。
01/08 07:09, 40F
因為gate length 是站在STI上面，就是這意思而已 不用太据泥於用語，大概懂意思就好
推
01/08 07:15, 5年前 , 41F
邏輯電路來說，poly gate 與contact hole比STI還要crit
01/08 07:15, 41F
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01/08 07:15, 5年前 , 42F
ical
01/08 07:15, 42F
所以我前面說了，xx奈米指的是最短線寬，只是這個最短線寬可能是在電路，閘極寬或co ntact ※ 編輯: sendtony6 (180.204.224.78), 01/08/2019 07:45:18 ※ 編輯: sendtony6 (180.204.224.78), 01/08/2019 07:45:54
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