Re: [問題] Verilog中 always語法的問題
我不知道問題在哪，
但是為了防止有 latch 產生，
建議把 if-else statement 改成完整的寫法。
always @(f)
begin
if (f[25] == 1'b0)
output = f + s4 + s3;
else
output = f + s3 + s5;
end
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