[問題] Verilog中 always語法的問題
各位好 我在verilog中遇到了always 語法的問題
遇到問題大致如下 我寫了一段程式碼
但是我的第一個input f 進來後 第一個output卻沒有值
且在第二個input f 進來運算後
第二個output的運算 f + s4 + s3
會加到第一個input f進來運算的s3和s4而不是第二個的input f的
麻煩請高手能告訴我錯在哪 以下為我的程式碼
assign MSB = {f[25:22] , 22'b0} ;
assign s3 = MSB >> 3;
assign s4 = MSB >> 4;
assign s5 = MSB >> 5;
always @(f)
begin
if (f[25] == 1'b0)
output = f + s4 + s3;
if (f[25] == 1'b1)
output = f + s3 + s5;
end
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◆ From: 203.64.128.242
※ 編輯: ashin42 來自: 203.64.128.242 (10/30 16:04)
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