討論串[情報] 給香腸
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test bench. 你說的是這個嗎?. 我用的是altera的modelsim. 這是我大二的作業的一部份. module test_shifter;. reg [31:0]data_in;. reg [4:0]pos;. reg dir;. reg [1:0]fun;. wire [31:0]
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我這周的進度 只是學長叫我跟另一個同學熟悉一下這個平台(Xilinx ISE). 因為之前都沒用過@@ 大二上過的verilog跟沒上一樣 噗. 一開始我是有開一個source code 只是寫一個很簡單的MUX. 然後我又開一個waveform檔simulate 有成功. 接著就開test fix
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for loop???. 我在猜是合成電路的問題啦. 因為有能夠合成跟不能夠合成兩種. 不過因為我的HDL實在學的太半桶水了. 所以沒辦法回答你這個問題@@". 只好請出仲宇神啦XDD. 目前我的專題著重類比設計hspice和layout. verilog就只有我同學問我的時候我會給他翻一下書@@"
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for 不能合成。. 應該這樣講吧，verilog所有的迴圈都不能合成。. 你不是要燒到FPGA的話是可以不用太在意啦。. 你要有個心理準備是"Verilog的compiler只有C的六成五的完成度"。. 到後面要玩拉線會拉到發瘋，而且線沒拉到他也不跟你講。. 有錯誤的variable會很天才的當新
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這個點一定要記得。. module test(input1, input2, temp1, output1, output2, CLK, RESET);. input input1, input2, CLK, RESET;. output output1, output2;. (中略). /*. 你
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