Re: [情報] 給香腸
※ 引述《monkeyleo (猴)》之銘言：
: 我這周的進度 只是學長叫我跟另一個同學熟悉一下這個平台(Xilinx ISE)
: 因為之前都沒用過@@ 大二上過的verilog跟沒上一樣 噗
: 一開始我是有開一個source code 只是寫一個很簡單的MUX
: 然後我又開一個waveform檔simulate 有成功
: 接著就開test fixture檔
: 它有自己幫我們產生一些基本的code 像是本來的source理的in out那些的宣告
: 我就在Initial begin: 底下開始設定input的變化(我是用#100)
: sim之後發現input有如期改變 但output怎樣都沒變= =
: 就這樣經過了一兩個鐘頭...我怎麼改test fixture理的code就是跑不出output...
: 結果我發現..........
: 呵... 書上開的範例是.tb檔 我的仍然是.v檔
: 於是我就把本來的source code理的MUX的部分丟到test這邊來 再sim一次....
: 媽媽樂居然就成功...
: 結論就是我很傻很天真的以為它會自己去抓source code...想說都在同一個project理...
: 而且test檔要創建的時候 它也有詢問相關的檔案 (當然只有一開始的那個source...)
: 而test的最上面它有一段"疑似"要用到的source... 如下...
: Simple_ALU_1 uut (
: .opcode(opcode),
: .in1(in1),
: .in2(in2),
: .out(out)
: );
: Simple_ALU_1 是我MUX的module名稱
: 但這個module跟我的test fixture明明就是分別在兩個不同的.v檔....
: 我就傻傻的以為這是它告訴simulator要sim的module...
: 總之 請原諒我這新手= =....
: 謝謝你跟仲宇的幫忙ˊˋ
: 晚安
: 對了 仲宇說在test fixture 最好不要用到for 這是為什麼呢?@@
: 感謝大師 禾斗
for loop???
我在猜是合成電路的問題啦
因為有能夠合成跟不能夠合成兩種
不過因為我的HDL實在學的太半桶水了
所以沒辦法回答你這個問題@@"
只好請出仲宇神啦XDD
目前我的專題著重類比設計hspice和layout
verilog就只有我同學問我的時候我會給他翻一下書@@"
其實我12點到3點都會在線上@@"(除非像昨天給專題老師婊到不想做事情)
就算掛離線也可以敲敲看啦
能幫你我會幫你
不然請仲宇神也可以XDD
P.S.
昨天跟老師meeting...我和室友畫了兩個多禮拜的layout電路
每天三點之後睡喔!!!!
老師只淡淡的說了一句
"面積太大 不細心 畫這什麼東西"
"如果之後要下線"
"這些都是錢你不知道嗎"
就轉頭準備離去
還丟下一句
"小心我當掉你= =+"
讓我超傻眼= =+
不過我上學期專題很混是真的= =+
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