Re: [情報] 給香腸
※ 引述《shoywind ( )》之銘言：
: for 不能合成。
: 應該這樣講吧，verilog所有的迴圈都不能合成。
: 你不是要燒到FPGA的話是可以不用太在意啦。
: 你要有個心理準備是"Verilog的compiler只有C的六成五的完成度"。
: 到後面要玩拉線會拉到發瘋，而且線沒拉到他也不跟你講。
: 有錯誤的variable會很天才的當新的，if-else沒描述完全會造成cycle delay。
: 所有code不照順序運行，同一時間同時運行。
: 幸好不管記組還是DCD教授人都不錯。= =
這個點一定要記得。
module test(input1, input2, temp1, output1, output2, CLK, RESET);
input input1, input2, CLK, RESET;
output output1, output2;
(中略)
/*
你應該已經注意到我沒有去宣告temp1了。
在寫進有哪些port的時候，要注意verilog只care你在底下宣告的東西。
像這邊的temp1就沒被注意到。要是一個手殘打錯，compiler會天真的不告訴你。
*/
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我為什麼會這樣說呢，因為當初我燒到FPGA一次要花十分鐘。
我跟我同學debug了快十二個小時，原因就只出在這裏。
只拉了一個port，所有東西就運作正常呢～
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 118.169.86.139
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