[理工] 100交大 計組

看板Grad-ProbAsk作者 (揪立)時間7年前 (2017/01/31 22:58), 7年前編輯推噓8(8推 0噓 40→)
留言48則, 8人參與, 最新討論串4/4 (看更多)
http://i.imgur.com/35JOaYB.jpg
想問一下第七題該怎麼解釋呢？ 看不太懂題目QQ http://i.imgur.com/3ybNH0M.jpg
上面那題軟體偵測overflow 想問一下有號數bne一下三個指令要怎麼解釋呢？ 還有無號數的nor要怎麼推出2^32-t1-1? 第一次看張凡的書還是不太懂QQ 下面那個lw的時間我算1470耶 為什麼mux只要算一次呀，reg的rt寫入跟ALU的addr這樣不是兩個嗎？ PC+4這個地方是每個指令都要算嗎？還是只有beq需要而已？ Sign-extend同樣的問題 http://i.imgur.com/a7gfl1Z.jpg
這裡想問一下don't care跟不執行要怎麼判斷 ADD的mem部份基本上是不會執行的，那麼0跟don't care會有什麼差異呢？ 下面的Data hazard，6跟7的t4不會發生嗎？ 問題有點多，再麻煩各位大大QQ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.73.88.28 ※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1485874701.A.531.html
推
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第七題的意思是 這段assembly code翻譯有錯 錯在哪 答
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案有四個敘述 哪個是錯誤的原因 選那個
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例如b 意思是說 ra暫存器在這段程式碼的頭尾要做存跟
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取的動作 但題目沒有做所以 這選項指出了一個錯誤 所
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以要選
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推
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dont care只會出現在RegDst 和MemToReg
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謝謝A大，但是還是想問一下如果Add的MemRead=1會發生什麼事情呢？ 因為Add不會用到Mem這樣會有關係嗎？
推
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overflow那個主要在比sign bit 相加完後的數字如果跟
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原本數字的sign 不同則overflow，所以t0是sum 和 t1 x
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or ，如果sign bit 不同，則t3之sign就會是1 就比0小
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則會跳到overflow
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推
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答案有解釋
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而把0 和t1 nor起來就是t1 bar
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謝謝l大解釋，那想再問一下無號數的overflow他給一個2^32
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-1這個是怎麼得到的呢？nor完就會得到的嗎？
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※ 編輯: joeboy (42.73.88.28), 01/31/2017 23:57:43
推
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memRead = 1 就會去讀mem內的值了呀 就可能會出錯
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至於會讀什麼 讀到哪 就要看你add的機器碼切成I type長怎
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樣
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可是我讀了之後，後面的多工器是設定讓ALUresult過，這樣
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也不行嗎？
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推
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其實是可以X的但課本直接看有無讀取memory來判斷
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所以就依照課本寫
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推
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memRead = 1的話也許會多浪費時間？
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保證不浪費時間的話設0也許是最保險的，我猜拉
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推
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pipeline 中 read不read 時間上應該是一樣的
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我還是背下來好了，反正don't care 只有兩個
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話說下面的data hazard有人知道嗎
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don't care 的原因是因為 一般regdst 和memtoreg
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都是「最後」才傳送signal 也沒問題
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發想來源是從Multi cycle 的data path 圖可以看出
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你可以從這張圖看到 Control Unit 與 regdst 以及
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memtoreg是平行的，這可以理解成 control unit 需要
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delay time , 因此無法在此時傳輸regdst or memtoreg
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也可以理解成在multicycle中其實只要在寫回之前
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再傳送即可
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回到BEQ 為何對此兩種 signal don't care
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因為它根本不需要Write back 意思是
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「它根本不需要用到regdst or memtoreg 即可完成beq
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這部分我印象張凡沒講，聖經本也對multicycle沒有琢
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磨，是我自己當初看multi cycle data path 理解的
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想問一下k大這裡的平行說的是什麼意思呢？訊號嗎
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摁.. 以這張圖來說，你會看到control unt 和其他兩個
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mux 都在同一條直線上 ，我剛剛說的不太好
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謝謝k大，我再琢磨一下
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稍微想了一下，Pipeline beq也不會使用這兩個signal
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就不用特意繞到multicycle去想了
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6是sw 6,7的t4連data dependency都沒有
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為什麼sw不會有dependency
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