討論串[問題] 數位電路閂鎖(latch up)的問題
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感謝以上的回覆，我的電路是PLL. 裡頭大多都是用傳輸閘構成的DFF跟加法器。. 我覺得我是畫滿緊密的。不過GR沒有圍得很仔細就是了0rz. 之前覺得圍雙GR很麻煩，只有圍上NGR+NW Ring接上VDD了事. 還有我沒有使用I/O，如果使用了是可以防latch-up嗎？. 另外我看資料說，大量電
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Foundry 給的 DRC 只會幫你檢查 I/O Cell. 很有可能只檢查. 1. 大N大P有沒有接圍 Ring / 接電位. 2. I/O cell 到 Internal Circuit 的距離. 因為你沒有提到該發生大電流的數位電路是發生 I/O 區域還是 Core 區域. 解決方法也不太一
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我非真強者，只是路過湊過來看樂熱鬧的鄉民~. 1.有些Design rule是找不出來這類latch-up的問題，不過機率很低。. 2.latch-up所造成IC失效的程度，重則是不可逆的毀損，輕則只要電源重新power-down. 過一陣子就ok。. 3.容易發生latch-up的元件，如tran
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