Re: [問題] 數位電路閂鎖(latch up)的問題
※ 引述《gyamwoo (Gyeon-woo)》之銘言：
: 感謝以上的回覆，我的電路是PLL
: 裡頭大多都是用傳輸閘構成的DFF跟加法器。
: 我覺得我是畫滿緊密的。不過GR沒有圍得很仔細就是了0rz
: 之前覺得圍雙GR很麻煩，只有圍上NGR+NW Ring接上VDD了事
: 還有我沒有使用I/O，如果使用了是可以防latch-up嗎？
不是 這是兩件不同的事
: 另外我看資料說，大量電流(電子流)注入寄生BJT使B-E介面
: 跨壓大到足以導通，進而產生閂鎖。
: 那如果我把POWER SUPPLY的電流故意限制很小的話可以解除
: 閂鎖現象嗎？
如果你確定是 Latch-up 而且 Latch-up current 是 6mA
限制 VDD電流小於6mA 是有可能可以解除的
※ 編輯: shela 來自: 129.10.56.142 (08/17 00:26)
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