討論串[問題] 關於verilog coding style的問題
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wire [19:0] A,B;. wire [20:0] S;. wire CI,CO;. assign S = A + B + CI;. assign CO = S[20];. 直接把 S 做多一個 bit 的宣告 carry out 自然會進位 MSB 所以 CO 就等於 S[20]. 但 S
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可能我沒說清楚我的意思. 我想問的是...我是希望在RTL code中, 把carry out 丟給另一個sub-module. 問題是怎麼寫??. 在RTL中 加法就直接 S=A+B+CI;. 這樣在synthesis過程中,就會直接叫用design ware的adder module. 可是我的
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我想用verilog RTL的方式寫一個電路,包含20bit加法的功能. 寫完後要用design compiler 作合成. 合成的時候,dc會直接叫design ware中的adder模組. 而我想把它的進位(carry out)餵給其他電路模組. 請問,我的語法要怎樣寫才能做到這件事??. 我的
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