Re: [問題] 關於verilog coding style的問題
※ 引述《flawless (o_O)》之銘言：
: 我想用verilog RTL的方式寫一個電路,包含20bit加法的功能
: 寫完後要用design compiler 作合成
: 合成的時候,dc會直接叫design ware中的adder模組
: 而我想把它的進位(carry out)餵給其他電路模組
: 請問,我的語法要怎樣寫才能做到這件事??
: 我的寫法是這樣
: .
: .
: .
: wire [19:0] A,B,S;
: wire CI,CO;
: assign S=A+B+CI;
: .
: 實在不知道 要怎麼assign CO
: 請知道的人幫我一下 謝謝!! <(___)>
我覺得講法有點怪怪的，為什麼是synthesis之後，才開始想要
做"接線動作"...
我的想法是，為什麼不是在RTL code裡面就已經進行好"接線動作"...
然後才拿去跑design vision嗎？
我的意思是你所講的將進位餵給其他模組，不是應該在RTL code裡面就
寫好了嗎？？？
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.25.119
討論串 (同標題文章)