[問題] 關於verilog coding style的問題
我想用verilog RTL的方式寫一個電路,包含20bit加法的功能
寫完後要用design compiler 作合成
合成的時候,dc會直接叫design ware中的adder模組
而我想把它的進位(carry out)餵給其他電路模組
請問,我的語法要怎樣寫才能做到這件事??
我的寫法是這樣
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wire [19:0] A,B,S;
wire CI,CO;
assign S=A+B+CI;
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實在不知道 要怎麼assign CO
請知道的人幫我一下 謝謝!! <(___)>
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◆ From: 140.114.14.24
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