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討論串[問題] Verilog code 控制訊號問題
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Re: [問題] Verilog code 控制訊號問題
推噓1(1推 0噓 0→)留言1則，0人參與, 4年前最新作者brightest (fff)時間4年前 (2021/07/19 00:03), 編輯資訊
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用valid/ready 的握手協議. 當module2不能收data的時候 輸出 ready=0. 此時module1 的valid 維持1且資料不改變. 具體可以去看AMBA的spec. 算是蠻清楚的. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.243.16.203
#1
[問題] Verilog code 控制訊號問題
推噓3(3推 0噓 7→)留言10則，0人參與, 4年前最新作者spurslover (肥宅最後希望)時間4年前 (2021/06/25 19:09), 4年前編輯資訊
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各位好～. 我目前碰到的問題是我有兩個module. 其中一個module1負責輸出資料而module2負責分析結果並輸出. 目前遇到的問題是第一個module丟資料時. 假設現在丟第一筆資料給module2分析而module2還沒分析完第二筆資料又進來了. 我目前想到的解決方法為把module2的
(還有272個字)
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