Re: [問題] verilog 語法問題

看板Electronics作者 (demo)時間4年前 (2020/03/03 08:53), 4年前編輯推噓2(2推 0噓 0→)
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想問個testbench的問題， 一般會用#將訊號delay， 但這是以testbench定義的時間單位， 假設單位是1ns， 將某個輸入訊號delay 3ns就寫是#3， 那如果要delay 3個clock cycle呢？ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.247.97.138 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1583196826.A.7B9.html ※ 編輯: m3365789 (27.247.97.138 臺灣), 03/03/2020 09:11:30
推
03/03 10:41, 4年前 , 1F
repeat (3) @(posedge clock);
03/03 10:41, 1F
感謝！ ※ 編輯: m3365789 (39.8.33.69 臺灣), 03/03/2020 20:51:05
推
03/04 20:52, 4年前 , 2F
#clock_cycle*3 ，clock_cycle用parameter定義
03/04 20:52, 2F
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