[問題] verilog 語法問題

看板Electronics作者ttpman (超級彼得)時間11年前 (2013/01/16 20:40)推噓4(4推 0噓 1→)

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這是在FB上看到別人家的期末考題，自己也不確定，想上來這邊問問大家的意見 [問] 以下兩種寫法的差異： (1) assign D=A&&B; always@(posedge clk) begin C<=D; end (2) always@(posedge clk) C<=A&&B; 我看起來是沒有差異 @@ 先謝謝各位! -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.169.39.205

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tkhan

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youre

01/17 07:59, , 2^F

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horsehead

01/17 18:56, , 3^F

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