Re: [問題] Verilog inout 高阻抗下線合成問題

看板Electronics作者mmonkeyboyy (great)時間7年前 (2018/12/21 22:12)推噓5(5推 0噓 8→)

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其實你這個問題非常好這是最近很久沒看到的專業問題了 (當然還加上野狼大的回答) 我就補充一下吧建議是不做Tri-state類的東西有如下的理由(照順序來) 1. Synthesis 2. STA 3. DFT 4. Long wire 1. 主要是你在做的時後要設定一堆東西 2. Timing 你的所有線都要特別寫隔開 3. 要一組一組分開來做 4. 這接近無解 (如果你是直接一丟就走人那種) 能做的理由一般都是為了省面積才做省多少嘛.... 這有辦法算的但根據經驗上來說要在某區間才能做很久以前我在做某案子時是要10~30之間才有利不然也沒搞頭如果是IO就跟野狼大講的一樣用叫的就好了 FPGA裡是可以這樣搞但真實跑出來時它是用一堆MUX跟CB類的東西去做也有類似STA的問題另一種做法就是直接設一個類似clock gating/power gating的東西去關了 ※ 引述《q684351852 (都是好吃的)》之銘言： : 標題: [問題] Verilog inout 高阻抗下線合成問題 : 時間: Fri Dec 21 15:19:20 2018 : : 大家好，小弟觀念不是很好，虛心求教： : : 請問verilog中宣告inout，當in的時候如果等於1'bz(高阻抗)請問這樣可以要下線合成嗎 : ？(fpga是可以，但下線做成ic我看cic的書說高阻抗Z的訊號會變成don’t care)還是說 : 需要怎麼修改呢？謝謝！ : : 範例的程式碼如下： : module test( : inout wire IO : inupt ctrl : ); : : reg a; : : assign IO= ctrl？a:1'bz; : : endmodule : : 就是說我要讀的時候把inout設成高阻抗當input，我要output的時候接到我要output的地 : 方，請問這樣可以下線嗎？ : 還是說inout要當input的時候，程式應該怎麼寫？ : : -- : ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.200.201.170 : ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1545376762.A.C91.html : ※ 編輯: q684351852 (1.200.201.170), 12/21/2018 17:52:31 : → wildwolf: tri-state buffer 在自動佈局繞線的時候很難處理， 12/21 19:49 : → wildwolf: 而且你就用兩個port一個輸入，一個輸出就好了，幹嘛合併 12/21 19:50 : → wildwolf: 如果這是I/O pad，那就選用有 Bidirectional I/O pad 12/21 19:51 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 69.124.126.13 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1545401534.A.6F5.html ※ 編輯: mmonkeyboyy (69.124.126.13), 12/21/2018 22:13:02

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r901042004

12/22 11:19, 7年前 , 1^F

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r901042004

12/22 11:20, 7年前 , 2^F

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r901042004

12/22 11:23, 7年前 , 3^F

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