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討論串[問題] Verilog inout 高阻抗 下線合成問題
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Re: [問題] Verilog inout 高阻抗 下線合成問題
推噓5(5推 0噓 8→)留言13則，0人參與, 7年前最新作者mmonkeyboyy (great)時間7年前 (2018/12/21 22:12), 7年前編輯資訊
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其實你這個問題非常好 這是最近很久沒看到的專業問題了. (當然還加上野狼大的回答). 我就補充一下吧. 建議是不做Tri-state類的東西. 有如下的理由(照順序來). 1. Synthesis. 2. STA. 3. DFT. 4. Long wire. 1. 主要是你在做的時後要設定一堆東西.
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[問題] Verilog inout 高阻抗 下線合成問題
推噓0(0推 0噓 3→)留言3則，0人參與, 7年前最新作者q684351852 (都是好吃的)時間7年前 (2018/12/21 15:19), 7年前編輯資訊
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大家好，小弟觀念不是很好，虛心求教：. 請問verilog中宣告inout，當in的時候如果等於1'bz(高阻抗)請問這樣可以要下線合成嗎？(fpga是可以，但下線做成ic我看cic的書說高阻抗Z的訊號會變成don’t care)還是說需要怎麼修改呢？謝謝！. 範例的程式碼如下：. module t
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