Re: All digital dsm design flow
※ 引述《Skytrax (Skytrax)》之銘言：
: 各位版上的先進好：
: 最近剛接觸設計fractional N PLL, 對於裡面的ddsm設計流程有所疑問。
: 想請問版上的先進， ddsm在有了設計規格後，設計流程該怎麼執行？是一般的數位電路
: 設計流程嗎？就是用verilog然後synthesis gate level然後模擬這樣嗎？想說不可能直
: 接用transistor level custom design...由於不是很清楚整個可靠的flow,希望各位不吝
: 賜教...
: 感激不盡...
有點久沒碰這一塊了，大概講講我的理解
我是覺得你的DDSM要跟整個PLL先用matlab跑過system performance verification
建立一些function block的規格
比如說你的DDSM要用幾階? 要用幾個位元表達你的小數?
如果這兩個數字都小就可以滿足整體PLL的SPEC
或許可以用full-custom的方式去完成DDSM，但我建議用fast spice驗證會比較快
如果數位電路的規模不小，那就乖乖走數位IC的設計流程吧
其代價就是你要懂整個cell-based IC的design flow
在verilog simulator這邊你就可以把matlab給DDSM的輸入
轉成verilog可以吃的test bench，去測測你的DDSM是否正常運作
然後在behavior階段(還沒synthesis之前)，就把你寫好的DDSM跟其他類比電路
一起跑個co-sim，確認沒問題數位這邊在繼續往下走
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我個人是覺得，不管階數或者小數位元多少，DDSM這邊用cell-based design flow
會好很多。其他不說，幫你check timing的問題還有處理clock tree，稍微有點規模以及
速度的數位電路你用手刻其實蠻痛苦的。除非數位電路要走超高速的設計會用到
特殊cell，例如dynamic logic或者CML這類的電路。又或者極度省電/高速的flip-flop
不然乖乖走cell-based flow可以省掉很多timing驗證上的麻煩....
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如果你對PLL已經有概念了 (決定架構,系統驗證以及開SPEC之類的)
那你欠缺的可能就是Digital(cell-based) design flow以及co-sim的能力
這個除非是同實驗室/公司有人能親自教你 不然就是要靠自己去外面上課學了
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推
01/12 20:43,
8年前
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01/12 20:43, 1F
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