Re: [問題] PLL頻寬該怎麼設計? 如何回答比較好?

看板Electronics作者bail954032 (emilyher)時間6年前 (2018/01/10 03:49)推噓3(3推 0噓 4→)

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學長您好看到您的留言覺得非常受用請問可以跟您求那篇paper的名字嗎 replica charge pump with diff pair 感激！！ ※ 引述《deathcustom (litron-intl)》之銘言： : ※ 引述《razavii (拉拉米)》之銘言： : : 學長面試,面試官問他 : : 1.PLL頻寬要怎麼設計 : : 2.頻寬要怎麼設計noise會比較小 : : 學長想到上課的時候老師說 : : PLL頻寬大約設計在reference freq.的1/10 : : 穩定度會比較好...noise..? : : 這個答案面試官好像不太滿意 : : 請問版上前輩,若口委,或面試官問到這題 : : 請問要怎麼回答會比較好,thx! : http://bbs.innoing.com/archiver/tid-4105.html : 參閱這個 : 那個所謂的1/10八成是老師怎麼講你(或你學長)就怎麼記 : 基本上PLL我們要拆成幾個部分，每一部分都會造成noise : 1. PFD，跟底下Divider一樣，看似數位的元件其實考慮noise時都要用類比來考量 : 2. CP(charge pump)，怎麼讓Iup跟Idn完全相同是一個很老的問題了 : 除了在CP本身的構造上動手腳，現在也在loop-filter的結構動手腳了 : 3. loop-filter，純passive的有thermal noise，現在的結構往往增加OP : 那就是額外的noise : 4. VCO，你那個varactor......顆顆，所以才說VCO是noise的主要來源 : 5. Divider，除頻器的構造決定VCO輸出是不是能準確的被除頻 : 你要考慮哪個部份的noise是你的主要考量來決定你的設計...... -- Sent by PTTNOW from my D6653 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 35.3.4.200 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1515527349.A.0D3.html

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