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討論串[問題] PLL頻寬該怎麼設計? 如何回答比較好?
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Re: [問題] PLL頻寬該怎麼設計? 如何回答比較好?
推噓3(3推 0噓 4→)留言7則，0人參與, 8年前最新作者bail954032 (emilyher)時間8年前 (2018/01/10 03:49), 編輯資訊
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學長您好 看到您的留言覺得非常受用. 請問可以跟您求那篇paper的名字嗎 replica charge pump with diff pair. 感激！！. --. Sent by PTTNOW from my. D6653. --. ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 35.3
#2
Re: [問題] PLL頻寬該怎麼設計? 如何回答比較好?
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者deathcustom (litron-intl)時間13年前 (2013/01/17 23:00), 編輯資訊
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http://bbs.innoing.com/archiver/tid-4105.html. 參閱這個. 那個所謂的1/10八成是老師怎麼講你(或你學長)就怎麼記. 基本上PLL我們要拆成幾個部分，每一部分都會造成noise. 1. PFD，跟底下Divider一樣，看似數位的元件其實考慮noise
(還有511個字)
#1
[問題] PLL頻寬該怎麼設計? 如何回答比較好?
推噓3(3推 0噓 5→)留言8則，0人參與, 最新作者razavii (拉拉米)時間13年前 (2013/01/14 21:57), 編輯資訊
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學長面試,面試官問他. 1.PLL頻寬要怎麼設計. 2.頻寬要怎麼設計noise會比較小. 學長想到上課的時候老師說. PLL頻寬大約設計在reference freq.的1/10. 穩定度會比較好...noise..?. 這個答案面試官好像不太滿意. 請問版上前輩,若口委,或面試官問到這題. 請問
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