[問題]請教一個晶片下線 LVS layout shorts的問題

看板Electronics作者 (我不是牛排)時間9年前 (2016/08/06 19:16), 9年前編輯推噓6(6推 0噓 38→)
留言44則, 10人參與, 最新討論串1/2 (看更多)
大家好~小弟現在在cic下線， 但是做到打I/O PAD的LVS時， 卻發現 DIN_18 和 OU02_18在LVS的結果都有layout shorts的錯誤， 我是照學長說的，將每個I/O PAD的邊緣都放到最大， 他們之間剛好貼在一起， 但是卻有BUG， 最主要是不知道為什麼i/o pad 會有短路的錯誤，學長說兩個pad要貼在一起， 但是不能重疊，小弟我都放到最大是沒有空隙也沒重疊， 學長現在不在實驗室，沒人問QQ，所以ptt上來問 希望有好心人幫我一下~~ https://goo.gl/93LKXy 這是我出錯的照片是放在google相簿上 圖片 子電路1是中間電路做LVS的結果 圖 2和3 是LVS 結果 發現有 layout shorts 的情況 圖 4 是上方的I/O PAD排列的放大 圖 5 是右方的I/O PAD排列的放大 圖 6 是下方的I/O PAD排列的放大 圖 7 是左方的I/O PAD排列的放大 圖 8和9 是整個電路的sp檔 那我把其中一個有問題的PAD打開來看 圖13~25 是BL1 BLB1 它們之間的LAYOUT 是由上面一直拍到下面OUT的地方 學長說PAD之間應該是要緊密貼在一起，因為我把它們分開就會有DRC和 增加很多不同的LVS錯誤 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.132.226.27 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1470482171.A.AA5.html
→
08/06 19:22, , 1F
在麻煩大家幫忙了 謝謝
08/06 19:22, 1F
→
08/07 00:45, , 2F
ctrl+f一下... 這樣哪看的出來 至少展開一下吧
08/07 00:45, 2F
推
08/07 08:31, , 3F
把pad layer 展開 不然真的是隔空抓藥
08/07 08:31, 3F
→
08/07 09:02, , 4F
要把有問題的pad之間放大 這樣看不出來啦
08/07 09:02, 4F
※ 編輯: seth781500 (120.107.171.250), 08/07/2016 13:44:13
→
08/07 13:47, , 5F
圖10是BL和BLB的錯誤highlight
08/07 13:47, 5F
→
08/07 13:49, , 6F
圖11 12 是放大部分layout
08/07 13:49, 6F
→
08/07 14:07, , 7F
圖13~25是我把BL1 BLB1 從上面in一直照到下面out的地
08/07 14:07, 7F
→
08/07 14:07, , 8F
方。
08/07 14:07, 8F
→
08/07 14:10, , 9F
那LAYOUT SHORTS是IO PAD她們短路嗎?
08/07 14:10, 9F
→
08/07 14:11, , 10F
更正一下 圖10是BL1 BLB1的錯誤。
08/07 14:11, 10F
→
08/07 14:12, , 11F
再次感謝大家的幫忙 > <
08/07 14:12, 11F
※ 編輯: seth781500 (120.107.171.250), 08/07/2016 14:20:40 ※ 編輯: seth781500 (120.107.171.250), 08/07/2016 20:18:42
推
08/07 21:56, , 12F
有些ESD pad的橫向連結是有一定的容忍度，特徵是那段空間
08/07 21:56, 12F
→
08/07 21:56, , 13F
完全沒有via，可以overlap而不會有drc error出現..
08/07 21:56, 13F
推
08/07 22:38, , 14F
pad之間要加feeder吧
08/07 22:38, 14F
→
08/07 22:49, , 15F
回chienjr大 請問你的意思是要把兩個io pad重疊嗎?
08/07 22:49, 15F
→
08/07 22:52, , 16F
回Baneling 我是有想過..不過學長的都沒加耶 不然我試
08/07 22:52, 16F
→
08/07 22:52, , 17F
試看
08/07 22:52, 17F
→
08/07 23:01, , 18F
回chienjr大 我這邊是沒有drc錯誤拉..只是照您的說法
08/07 23:01, 18F
→
08/07 23:01, , 19F
如果可以容忍，那為啥它會短路呢?
08/07 23:01, 19F
→
08/08 00:32, , 20F
加Feeder沒用耶= = 它還是短路
08/08 00:32, 20F
→
08/08 01:40, , 21F
你單跑pad的lvs有過嗎？
08/08 01:40, 21F
→
08/08 02:57, , 22F
早上再來試 想睡了@@
08/08 02:57, 22F
→
08/08 11:12, , 23F
我單跑PAD有錯 而且是相同的錯誤 請問一下我的排列方
08/08 11:12, 23F
→
08/08 11:13, , 24F
式有沒有錯阿?
08/08 11:13, 24F
推
08/08 11:48, , 25F
你PAD中間要加FEEDER啦
08/08 11:48, 25F
→
08/08 11:48, , 26F
你這樣兩個PAD黏在一起，你也沒辦法打線
08/08 11:48, 26F
→
08/08 11:48, , 27F
另外是你怎麼能確定PAD黏在一起的部分沒有信號？
08/08 11:48, 27F
→
08/08 11:49, , 28F
I mean, 可能你就是信號在M1, M2 short
08/08 11:49, 28F
→
08/08 11:49, , 29F
快下線了　不要貪那一點點面積　乖乖加FEEDER卡實在。
08/08 11:49, 29F
推
08/08 12:52, , 30F
其實使用手冊應該有寫，用align的就不會short
08/08 12:52, 30F
→
08/08 13:29, , 31F
Align指的是pad要對齊嗎?我有對齊，可是就短路了..
08/08 13:29, 31F
→
08/08 14:50, , 32F
你的IO library哪裡來的??
08/08 14:50, 32F
→
08/08 14:51, , 33F
怎會有從bond pad進來的訊號跟隔壁相接的???
08/08 14:51, 33F
→
08/08 14:52, , 34F
只有power rail才會接相鄰的pad
08/08 14:52, 34F
→
08/08 15:06, , 35F
bonding pad是自己加的嗎??
08/08 15:06, 35F
→
08/08 15:10, , 36F
這個IO library是cic提供的，我就直接拿來用，都沒加
08/08 15:10, 36F
→
08/08 15:10, , 37F
何東西。
08/08 15:10, 37F
→
08/08 15:11, , 38F
還是有可能我抓錯library了?
08/08 15:11, 38F
→
08/08 15:12, , 39F
沒看到layout圖 是某個角落bonding pad有重疊的情況嗎??
08/08 15:12, 39F
→
08/08 15:26, , 40F
聽說會有法律問題我先拿下來了，先放回去
08/08 15:26, 40F
推
08/08 15:50, , 41F
確實像bug大說的power rail用的metal才會相接，我自己的經
08/08 15:50, 41F
→
08/08 15:50, , 42F
驗是將power rail的metal用align對齊，我用的是35製程stc
08/08 15:50, 42F
→
08/08 15:50, , 43F
library
08/08 15:50, 43F
→
08/08 23:45, , 44F
請問一下align是virtuoso的一種功能嗎?
08/08 23:45, 44F
‣ 更多 seth781500 的文章
文章代碼(AID): #1NfSRxgb (Electronics)
‣ 更多 seth781500 的文章
文章代碼(AID): #1NfSRxgb (Electronics)