[問題] 非同步設計的 constraint

看板Electronics作者 (我看見的世界)時間9年前 (2016/03/05 21:37), 編輯推噓6(6推 0噓 19→)
留言25則, 6人參與, 最新討論串1/2 (看更多)
Hi 請問大家 一般非同步設計 如下圖 https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/images/pol_cdc11.gif
要怎麼卡 constraint 假設 clock 跑很快的話 快到需要考慮下 constraint 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.169.171.217 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1457185027.A.D7E.html
推
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這不叫非同步(asynchronous) 這叫 multiple clock 一般來說
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下false path就好了 另外糾正一點 constraint不是因為跑很
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快才要下(不然定義何謂快？) 而是只要兩clk不同就要下
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推
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不是喔 這種電路(synchronizer)是用在非同步的做法
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multiple clock可以做成同步或者非同步
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同步或者非同步通常是看處理clock tree的時候怎麼處理
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這個議題的討論跟EAD tool的使用方式在SNUG的一篇文章
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有討論到... 一時想不起來名字 orz
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另外 constraint是只要你有用到邏輯合成就應該要下, 不
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然eda tool要用什麼當做根據去幫你實現電路? XD
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推
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推
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這電路怪怪的感覺，只有同步select,卻沒有對data同步，也
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沒有acknowledge
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b大厲害，知道我想問什麼
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推
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這是 CDC (clock domain crossing) 的 D-MUX,
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MUX synchronizer, or sync MUX.
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只要不是同一 clock group, 一律雙向 set_false_path
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或 set_clock_groups，STA 視它為 unconstrainted path
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也就是, synthesis/STA 不處理 CDC, 而是另由 CDC tool
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去處理,e.g.Questa CDC, Meridian CDC, SpyGlass CDC...
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mutiple clocks同一clock group是set_multicycle_path
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or not (仍是 STA topic), 不同 clock groups 是 CDC
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topic 基本上不屬 STA topic
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推
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ViewMoon說得太好了... 這篇不m可惜
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V說的真好+1
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文章代碼(AID): #1Msk43r- (Electronics)
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