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討論串[問題] 非同步設計的 constraint
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#2
Re: [問題] 非同步設計的 constraint
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者wait (有言論自由!?)時間9年前 (2016/03/06 11:51), 編輯資訊
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1.上排左第一顆clk1 CP開始 -> 第二顆clk2 CP到 set_false_path. 2.下排左第一顆同上. 以上邊看report_timing修，. 跟clk要跑多快無關，multi_clock domain的問題. 遲早setup & hold time會打到，. 只要clk2不違反
(還有91個字)
#1
[問題] 非同步設計的 constraint
推噓6(6推 0噓 19→)留言25則，0人參與, 最新作者letitgo02 (我看見的世界)時間9年前 (2016/03/05 21:37), 編輯資訊
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Hi 請問大家. 一般非同步設計 如下圖. https://filebox.ece.vt.edu/~athanas/4514/ledadoc/html/images/pol_cdc11.gif. 要怎麼卡 constraint. 假設 clock 跑很快的話. 快到需要考慮下 constraint.
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