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討論串[問題] Design Complier遇到問題
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Re: [問題] Design Complier遇到問題
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者a22326284 (chin)時間10年前 (2015/07/07 22:16), 編輯資訊
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always@(posedge clk,negedge rst). begin. if(!rst) // 或 (rst == 1'b0). q_out <= 4'b0;. else. q_out <= p_in;. end. 不曉得大大說的是不是這個意思. 學校上課的老師是教這樣寫的. --. ※
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[問題] Design Complier遇到問題
推噓2(2推 0噓 6→)留言8則，0人參與, 最新作者windsfk (風)時間10年前 (2015/07/07 15:57), 10年前編輯資訊
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我在合成加入DFF做管線化的電路後在合成時遇到warning message. 它寫 Disabling timing arc between pins 'A0' and 'Y' on cell 'aaa10/sp_2/U11'. 一共跳出了約50個類似的訊息 只在 ' ' 中間有不同的名子. 不知
(還有608個字)
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