Re: [問題] 解決 timing violation 的技巧？
※ 引述《naticom (踢踢～)》之銘言：
: 各位板友好，我新加入 physical design 的領域
: 目前覺得自己比較弱的地方是解決 timing violation 的能力
: 目前學校的 project ， floorplan 應是調的差不多了
: 但是 clock tree synthesis 之前的 optimization WNS 大約解到 -0.15ns 就解不下去
: 長完 clock tree 後做post CTS opt，變成 -0.3X ns
: 我看 critical path 幾乎都被換成比較快速或是大推力的cell了
: 說真的我會的招數很少，想請問有經驗的版友平常是怎麼解 timing violation 的呢？
: 還有一個問題是要怎麼看 tree 是否長得好？我目前只會用skew來判斷而已
: 謝謝 :D
先別管violations了, 你聽過安麗嗎?
啊不是啦... 在討論cts長得好不好之前,
你可能要先確定, DC syn出來後ideal network 下timing如何,
violation太大的先看是不是false path,
接著hold time先不管, 如果有setup time, 你這design就不夠clean,
可能得切pipline.
在pre-layout timing clean的狀況下我們再來討論接下來pr的情況,
post-place還有-0.15 其實算是不小, 先看看這些path是怎麼回事.
一步步收斂下來才有效果, 否則後來會越來越發散~~
建議您, 先去check pre-layout timing
至於CTS怎樣算好呢?
一般情況下:
1. Latency越短越好
2. skew 越小越好
3. buffer 塞越少越好
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有時候覺得筆記本就像我們的人生，
縱使荒唐、輕狂、悲傷、喜悅、痛苦在上頭無秩序的散佈，但那又如何？
一本被寫滿的筆記本至少曾經裝載過感情，
比徒留空白就隨手置於那疊筆記本墳的來的幸運。
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◆ From: 114.25.179.96
推
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