Re: [問題] verilog中if else和case合成後的差別

看板Electronics作者Pash77 (數位邏輯之繩)時間11年前 (2012/09/13 16:26)推噓1(1推 0噓 7→)

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※ 引述《hadbeen (你在哪)》之銘言： : 那寫成 : if(a>1000) 執行ins4 : else if(a>100) 執行ins3 : else if(a>10) 執行ins2 : else 執行ins1 : 應該也是合出上面同義(function上同義)case敘述所合成出的電路吧? : 那這樣的話兩種寫法差在哪?寫code的方便性嗎?(如果要寫case就要寫一大堆) complier 愈來愈強時，寫簡單的 case 跟 if-else 並不會差太多個人覺得後面這種條件的寫法會比 case 詳列簡單明暸很難說 complier 可以把 case (類似真值表)的方式處理的跟 5-bit 比較器一樣好個人感覺 complier 對 6~8 bits 的真值表跟 adder/comparer 處理大概到極限了像有些 filter 對稱係數 64 個 case 查表在進 case 查表前先對 input 做簡化去查 32 個係數的表應該會比較小 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 61.222.64.111

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mmonkeyboyy

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