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討論串[問題] verilog中if else和case合成後的差別
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#1
[問題] verilog中if else和case合成後的差別
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者hadbeen (你在哪)時間11年前 (2012/09/06 13:55), 編輯資訊
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假設可能的a只有0~10000之間. case(a). 0:---------------\. . \. . 執行ins1. . /. . /. 10:---------------/. 11:----------------\. . \. . 執行ins2. . /. . /. 100:-----
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#2
Re: [問題] verilog中if else和case合成後的差別
推噓2(2推 0噓 1→)留言3則，0人參與, 最新作者zangtingzhen (渟沂)時間11年前 (2012/09/08 19:16), 編輯資訊
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假設可能的a只有0~10000之間. case(a). 0:---------------\. . \. . 執行ins1. . /. . /. 10:---------------/. 11:----------------\. . \. . 執行ins2. . /. . /. 100:-----
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#3
Re: [問題] verilog中if else和case合成後的差別
推噓1(1推 0噓 7→)留言8則，0人參與, 最新作者Pash77 (數位邏輯之繩)時間11年前 (2012/09/13 16:26), 編輯資訊
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complier 愈來愈強時，寫簡單的 case 跟 if-else 並不會差太多. 個人覺得後面這種條件的寫法會比 case 詳列簡單明暸. 很難說 complier 可以把 case (類似真值表)的方式處理的跟 5-bit 比較器一樣好. 個人感覺 complier 對 6~8 bits 的真
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