Re: [問題] verilog signed,mag轉換 與加法

看板Electronics作者 (Colin Shih)時間13年前 (2012/06/23 02:08), 編輯推噓1(1推 0噓 4→)
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※ 引述《Ohwil (竹南之友)》之銘言： : 知道verilog 2001之後才支援 reg signed, wire signed : 我有三個需求 : 1. sign+mag 轉 2's complement : 2. 2's complement 轉sign+mag : 3. 2's complement 加法 : 可以合成 verilog code : 想找example code 但是沒找到 : 自己純手動的轉換怕有沒考慮到的case : 想求助ㄧ下 QQ 1. comp_2 = !smag[N-1] ? smag : ~{1'b0, smag[N-2:0]}+1'b1; 2. smag = !comp_2[N-1] ? comp_2 : {1'b1, ~comp_2[N-2:0] +1'b1}; 3. a + b, each defined reg [N-1:0] FYI -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 111.251.201.190
推
06/23 11:05, , 1F
想問ㄧ下comp_2是wire signed, smag是 wire,這樣assgin ok?
06/23 11:05, 1F
→
06/24 01:30, , 2F
all are defined as reg type,
06/24 01:30, 2F
→
06/24 01:31, , 3F
Even defined in yours, it's ok, because there's no
06/24 01:31, 3F
→
06/24 01:34, , 4F
any logics, which values depend on signed/unsigned
06/24 01:34, 4F
→
06/24 01:35, , 5F
, e.g., <, > or signed multiplication.
06/24 01:35, 5F
※ 編輯: colinshih 來自: 111.251.194.220 (06/24 04:19)
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