[問題] verilog signed,mag轉換 與加法

看板Electronics作者 (竹南之友)時間13年前 (2012/06/17 12:37), 編輯推噓0(0推 0噓 1→)
留言1則, 1人參與, 最新討論串1/2 (看更多)
知道verilog 2001之後才支援 reg signed, wire signed 我有三個需求 1. sign+mag 轉 2's complement 2. 2's complement 轉sign+mag 3. 2's complement 加法 可以合成 verilog code 想找example code 但是沒找到 自己純手動的轉換怕有沒考慮到的case 想求助ㄧ下 QQ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 115.80.255.11 ※ 編輯: Ohwil 來自: 115.80.255.11 (06/17 12:37)
→
06/23 01:28, , 1F
作業,考試? 妳打字完, 別人也寫完了
06/23 01:28, 1F
‣ 更多 Ohwil 的文章
文章代碼(AID): #1FtLxqTF (Electronics)
‣ 更多 Ohwil 的文章
文章代碼(AID): #1FtLxqTF (Electronics)