Re: [問題] OP 的 slew rate 與 settling time
※ 引述《ceaserman (神采飛揚)》之銘言：
: 小弟我現在在實作的是 two stage fully differential Miller compensation OP
: 第一級是 folded-cascode
: 第二級是 一個 PMOS 串 一個 NMOS 的 commom source
: 目前遇到幾個問題:
: 1.
: 我希望能在 2ns 裡面，輸出可以改變 1V (0.4~1.4V)，所以我設定 SR = 500 V/uS
: 目前的情況是差很多....大約只有 3~4分之一
: 我第一級的電流是用 SR = I / Cc 來估算的。 Cc 設計在 1 pF，
: 所以我的 I,stage1 取 606 mA，第二級的電流取 1.3 mA
: 目前可以達到的 DC Gain 為 89.8 dB 460M 的GBW CL 為 1 pF
: 想請問這是哪邊有問題呢?
assume gm/ID = 5
wt = gm1/Cc = 3(A/V) / 6.28*1pF = 500GHz
oops你的dominant pole根本不在第一級了，不知道跑到哪裡去
不是建立在這樣的情況下出來當然很可怕囉
: 另外想請問我這樣來設定 SR 的 SPEC 是對的思考邏輯嗎?
: 又，以一個要用於 Pipeline ADC 的 OP 來說， Slew rate 與 settling time
: 兩者要以哪個為重?
: 有哪一篇 paper 有分析這兩者的關係，以及相關的 Spec 應該要怎麼訂?
你的sampling rate是多少，回授電容是多少，要settle到哪 (error < LSB/2)
如果是一個domanint pole的OPAMP
可以用RC time const的方法去決定你的spec要怎麼訂
final value = 1 - e^(-Ts/2τ) τ是你closed-loop的時間常數
你電容只有越短的時間充放電，充電電容又越大顆
(CL+Cfb in one-stage OTA，Cc in two-stage OTA)
你就得用越高頻寬的OP在每個週期去充放電
然而只考量頻寬是不夠的，1 - e^(-t/τ) 在剛升起時是很sharp的
但是你的output voltage slope會被你的slew rate dominate
你可以做幾個 try and error
或者是去置底文的連結中，搜尋boris murmann
或是嘗試google尋找 berkeley stanford 等等的上課講義
: 2.
: 我採用之前發在版上詢問的電路來驗證我的 OP 是不是有正確工作，電路是：
: Baker 的 S/H 電路
: http://i.imgur.com/AoBeU.jpg
: 目前的波形是：
: http://i.imgur.com/QHRY1.jpg
: 輸出波型跟隨 input 的訊號上下以類似的訊號改變，想請問這可能是什麼問題呢?
你先去用behavior做你的OPAMP，把頻寬設幾乎無限寬
或是用很慢的sampling rate
去驗證你的波形對不對 再一步一步debug
spice應該有VCCS去model gm
用小信號模型去組你的理想OP
然後要注意一下 common mode 跟 diff mode 之間的關聯
: 3.
: OP 的偏壓方式
: 我想問的是像 folded - cascode OP 上下各疊兩顆 MOS ，那四顆 MOS 的 GATE 端電壓
: 需要嚴謹定義。
一般來說給好一顆MOS的電壓就好，比如說我給BIASP
CASCP跟CASCN，因為gate的voltage variation對電路的影響不大
(請參照razavi ch7 noise裡面的敘述，自行吸收)
只要不要太低壓到下面那顆MOS的操作就好 (razavi ch5 low voltage reference)
彈性會比較大
BIASN一定要用CMFB回授回來，output CM才能被穩定住
決定OP的spec是電流，而不是電壓
所以設計最簡單會從外面灌一個參考電流 ex. 10uA
再用current mirror的方式mirror倍數到需要的電路裡面
比如說要100uA就用10倍的size
如此你的電壓是被動定義，不是手動從外面給
你外面給電壓飄10mV可能就從10uA跑到3uA
電流給10uA，mirror不準頂多變成9uA
: 一般來說是另外做一個 Bias 電路去定義那些點的電壓，還是說在 OP 內部做電流鏡，
: 利用電流鏡的電壓去定義它?
: 之前有聽工程師說 OP 偏壓方式要用電流偏壓，而不是電壓偏壓，因為後者會飄很大。
: 請問這是什麼意思呢?
: 非常感謝！
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如果在2nS的時間內，你需要讓電容從 0.4 充到 1.4
以settling time的觀點，假設你是unity-gain操作
(我沒trace這個電路)
final value = 1*[1 - e^(-2n*460M)] = 1 - 0.4 = 0.6
你一個週期只能settle 60%的信號
如果你電路有gain，比如說3倍，time const更大
final value = 1 - e^(-2n*153M) = 0.26
只有1/4的信號被 settle，很可能你的電容比值是3
先看 settling，再來考慮slew-rate的問題
※ 編輯: jamtu 來自: 118.168.0.211 (06/22 05:47)
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