[問題] OP 的 slew rate 與 settling time

看板Electronics作者ceaserman (神采飛揚)時間13年前 (2012/06/21 19:22)推噓2(2推 0噓 2→)

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小弟我現在在實作的是 two stage fully differential Miller compensation OP 第一級是 folded-cascode 第二級是一個 PMOS 串一個 NMOS 的 commom source 目前遇到幾個問題: 1. 我希望能在 2ns 裡面，輸出可以改變 1V (0.4~1.4V)，所以我設定 SR = 500 V/uS 目前的情況是差很多....大約只有 3~4分之一我第一級的電流是用 SR = I / Cc 來估算的。 Cc 設計在 1 pF，所以我的 I,stage1 取 606 uA，第二級的電流取 1.3 mA 目前可以達到的 DC Gain 為 89.8 dB 460M 的GBW CL 為 1 pF 想請問這是哪邊有問題呢? 另外想請問我這樣來設定 SR 的 SPEC 是對的思考邏輯嗎? 又，以一個要用於 Pipeline ADC 的 OP 來說， Slew rate 與 settling time 兩者要以哪個為重? 有哪一篇 paper 有分析這兩者的關係，以及相關的 Spec 應該要怎麼訂? 2. 我採用之前發在版上詢問的電路來驗證我的 OP 是不是有正確工作，電路是： Baker 的 S/H 電路 http://i.imgur.com/AoBeU.jpg

目前的波形是： http://i.imgur.com/QHRY1.jpg

http://i.imgur.com/jqPCK.jpg

輸出波型跟隨 input 的訊號上下以類似的訊號改變，想請問這可能是什麼問題呢? 3. OP 的偏壓方式我想問的是像 folded - cascode OP 上下各疊兩顆 MOS ，那四顆 MOS 的 GATE 端電壓需要嚴謹定義。一般來說是另外做一個 Bias 電路去定義那些點的電壓，還是說在 OP 內部做電流鏡，利用電流鏡的電壓去定義它? 之前有聽工程師說 OP 偏壓方式要用電流偏壓，而不是電壓偏壓，因為後者會飄很大。請問這是什麼意思呢? 非常感謝！ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.117.177.101

推

greengoblin

06/21 21:19, , 1^F

06/21 21:19, 1^F

→

greengoblin

06/21 21:20, , 2^F

06/21 21:20, 2^F

請問大約都是多少啊?

推

obov

06/22 01:39, , 3^F