[問題] Verilog的always

看板Electronics作者 (冷河)時間14年前 (2012/01/13 01:36), 編輯推噓2(2推 0噓 14→)
留言16則, 8人參與, 最新討論串1/2 (看更多)
請問一下版上的學長 小弟目前自修verilog遇到了問題 always@(a or b or sel) begin c=b; if(sel==1'b1) c=a; end 代表a或b或sel訊號改變才會觸發事件c=b吧 但我跑波形模擬時 為何一開始c的訊號就會跟b一樣 (b初值設1的話 c一開始也變1) 照書上的來說應該c一開始是未定啊 請版上的學長指點一下 謝謝 -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 140.113.62.176
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01/13 02:38, , 1F
實作成MUX了吧.
01/13 02:38, 1F
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01/13 08:03, , 2F
你想一下你要的行為可不可能用combinational做到...
01/13 08:03, 2F
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01/13 11:18, , 3F
樓上正解
01/13 11:18, 3F
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01/13 18:19, , 4F
樓上的大大我不太懂 我之前不是念電機的@@
01/13 18:19, 4F
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01/13 18:19, , 5F
只是單純就always這個用法不是先觸發才有行為嗎
01/13 18:19, 5F
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01/13 18:20, , 6F
還是它跟while迴圈一樣@@
01/13 18:20, 6F
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01/13 20:37, , 7F
verilog後面描述的是硬體, 而不是邏輯, always block也只是讓
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01/13 20:38, , 8F
模擬器更好跑的手段
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01/13 20:39, , 9F
你今天寫的是一個combinational cercit, 得到的就是
01/13 20:39, 9F
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01/13 22:04, , 10F
正解? 見鬼了, it's all about simulator
01/13 22:04, 10F
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01/13 22:05, , 11F
initial 給 x, 試一下
01/13 22:05, 11F
推
01/13 23:42, , 12F
always keep in mind, it's a hardware.
01/13 23:42, 12F
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01/14 04:14, , 13F
謝謝樓上大大們的指導 一句話點醒了我^^
01/14 04:14, 13F
推
01/16 09:04, , 14F
initial給什麼對comb沒差 反正都會被更新
01/16 09:04, 14F
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08/13 19:22, , 15F
還是它跟while迴圈 https://muxiv.com
08/13 19:22, 15F
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09/17 23:15, , 16F
還是它跟while迴圈 https://daxiv.com
09/17 23:15, 16F
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