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討論串[問題] Verilog的always
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Re: [問題] Verilog的always
推噓2(2推 0噓 2→)留言4則，0人參與, 最新作者zxvc (眾生都是未來佛)時間14年前 (2012/01/14 20:14), 編輯資訊
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IEC 62530:2011第60頁有寫，4-state integral若無初始化預設值為x(unknown)。. 又163頁有寫x->0會有negedge event、x->1會有posedge event。. 所以如果a, sel有上述事件，就會執行sequential block，若sel
(還有1090個字)
#1
[問題] Verilog的always
推噓2(2推 0噓 14→)留言16則，0人參與, 最新作者loveices (冷河)時間14年前 (2012/01/13 01:36), 編輯資訊
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請問一下版上的學長 小弟目前自修verilog遇到了問題. always@(a or b or sel). begin. c=b;. if(sel==1'b1). c=a;. end. 代表a或b或sel訊號改變才會觸發事件c=b吧. 但我跑波形模擬時 為何一開始c的訊號就會跟b一樣 (b初值設1的
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