Re: [問題] VHDL寫法一問?
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: 我看書上範例,一個小電路同時可以用process來寫
: 也可以用combinational logic來做
: 看其來效果是一樣的
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: 那請問何時要用process何時用cominational logic呢?
: 其中的理念為何?
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: 另請教一個問題,怎麼從fpga的spec看出其最小可以設的delay是多少?
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: ※ 發信站: 批踢踢實業坊(ptt.cc)
: ◆ From: 118.169.71.60
: → proach:最後一個答案：不可設，請忽略此關鍵字。 09/23 00:54
請問一下,若不可設的話....
現在我想要設兩個clock,其中一個固定n時間延遲於另一個信號
請問要怎麼寫??
另外,想再請教幾個問題...如下:
1.所謂的event是只要信號有變就算,還是只有0到1和1到0兩種
像由'Z'變成'H'算不算EVENT?
2.我看一寫程式,寫PROCESS(CLK)
但在PROCESS之內,又用IF判斷是否有CLK'EVENT
這樣是否多餘?是為了養成良好程式習慣,避免以後有兩個SENSITIVE信號嗎?
不然,PROCESS內只有CLK一個訊號,不是代表會執行PROCESS
CLK'EVENT就必成立了不是嗎?何苦多此一舉?
3.我看書上寫PROCESS內的信號,在模擬和合成時不同意思
比如PROCESS(A,B)
BEGIN
X=>A OR B OR C
END
在模擬時,A或B信號變會執行
但在合成時,因為C有用到,所以也要寫到PROCESS內,成為
PROCESS(A,B,C) 不然有些COMPILIER會有警告或會自動修正
不太懂為什麼是這樣?若只想要A'B觸發,但C不觸發,在合成時到底要怎麼寫?
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◆ From: 118.169.58.93
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09/29 21:47, , 1F
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推
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