[問題] VHDL寫法一問?

看板Electronics作者 (真想談些悲傷的話~~~)時間14年前 (2011/09/22 23:33), 編輯推噓1(1推 0噓 1→)
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我看書上範例,一個小電路同時可以用process來寫 也可以用combinational logic來做 看其來效果是一樣的 那請問何時要用process何時用cominational logic呢? 其中的理念為何? 另請教一個問題,怎麼從fpga的spec看出其最小可以設的delay是多少? -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.169.71.60
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09/23 00:54, , 1F
最後一個答案：不可設，請忽略此關鍵字。
09/23 00:54, 1F
推
09/23 10:23, , 2F
有時序用process比較好,只是組合邏輯就用combinational...
09/23 10:23, 2F
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