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討論串[問題] VHDL寫法一問?
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#3
Re: [問題] VHDL寫法一問?
推噓0(0推 0噓 0→)留言0則，0人參與, 最新作者ofd168 (大色狼來襲)時間14年前 (2011/10/10 22:12), 編輯資訊
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我老師說 和clk有關用process. 組合邏輯就拉出來這有請高手解答 不過event不是通常用在clk?要,沒記錯的話compile時有2種 一種真的照你打另一種會自動幫你把輸入加進條件裡(忘記網路上哪裡看到的). 所以下面會有warnning用if和dff吧. 試試看. 新手淺見. --. 嫖
#2
Re: [問題] VHDL寫法一問?
推噓1(1推 0噓 3→)留言4則，0人參與, 最新作者qeagle (真想談些悲傷的話~~~)時間14年前 (2011/09/28 23:29), 編輯資訊
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請問一下,若不可設的話..... 現在我想要設兩個clock,其中一個固定n時間延遲於另一個信號. 請問要怎麼寫??. 另外,想再請教幾個問題...如下:. 1.所謂的event是只要信號有變就算,還是只有0到1和1到0兩種. 像由'Z'變成'H'算不算EVENT?. 2.我看一寫程式,寫PROCE
(還有266個字)
#1
[問題] VHDL寫法一問?
推噓1(1推 0噓 1→)留言2則，0人參與, 最新作者qeagle (真想談些悲傷的話~~~)時間14年前 (2011/09/22 23:33), 編輯資訊
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我看書上範例,一個小電路同時可以用process來寫. 也可以用combinational logic來做. 看其來效果是一樣的. 那請問何時要用process何時用cominational logic呢?. 其中的理念為何?. 另請教一個問題,怎麼從fpga的spec看出其最小可以設的delay是
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