Re: [請益] 電路設計(已修改)

看板Electronics作者sasako (模糊地讓我看不清)時間15年前 (2011/01/30 02:21)推噓2(2推 0噓 4→)

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還是你定義說reset放開後的第一個clk出來的訊號就忽略？ -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.169.73.232

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rockonpizza3

01/29 20:24,

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Spongebob

01/29 22:20,

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那說說我的看法給你參考，假如你的輸出是flip flop out 假如reset是low active，那你將reset的positive edge做成一個one shot的電路.. 假設這個訊號叫invalid always(posedge clk or negedge n_rst)begin if(!n_rst) C <= 0; else if(invalid) C <= 0; else C <= A & B ; end always(posedge clk)begin n_rst_d <= n_rst; end assign invalid = ~n_rst_d & n_rst; 不知道對不對，可能要跑一下simulation... -- ※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 118.169.73.232

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rockonpizza3

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sasako

01/30 22:32, , 3^F

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